时钟信号与读写信号时间差难以控制！

dragongfly

用 Altera 器件设计一个电路, 外挂一同步存储器件. 逻辑设计和存储器件的时钟是相同的, 但由于时钟信号带负载能力较差, 只能接一个负载, 所以将时钟信号接在可编程器件上, 而用内部赋值语句将时钟信号赋值给某一引脚, 此引脚信号再接到存储器件的时钟引脚, 但这样存在一个问题：
存储器件的读写信号相对于 Altera 器件上的时钟信号有延迟, 存储器件的时钟信号相对于 Altera 器件上的时钟信号也有延迟, 这样存储器件的时钟信号与读写信号之间的时间差难以控制, 极有可能不满足存储器件的Setup/hold 时间, 有什么好的方法解决此问题？
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big_gun

可以利用 ALTERA 器件中的 PLL 来精确控制延时. ALTERA 中的 PLL 是一个真正的模拟锁相环, 它可以提供精确的时钟频率合成与相位延时的细微调整. 可以将时钟信号按照你的要求进行延迟调整. 假如采用的器件没有PLL的话, 那么可能需要在逻辑内部来做一些延时逻辑, 不过这样会导致异步逻辑设计, 我们一般情况下不推荐这样用. 还有一种办法就是在 PCB 板上来调整时延. 关于 PLL 的详细资料可以参考 ALTERA 的相关文档.

架海梁心

当项目复杂时，仿真一次会花费很多时间，比如在做图像处理时，我们往往要仿真 至少一帧图像才能发现问题，这时如果用自带的软件来做仿真，可能会花数小时才能跑完这样一次仿真，如果我们用Modelsim来做仿真可能一个小时左右便可跑完。