FPGA编译的问题

unfaithful2021

我的文件名是dlatch.v,设置为顶层文件，但是依然报错Top-level design entity'dlatch' is undefinedmodule dlatch(Clk,R,S,Q);input Clk,R,S;output Q;wire R_g, S_g, Qa, Qb;assign R_g = R&Clk;assign S_g = S&Clk;assign Qa = ~(R_g|Qb);assign Qb = ~(S_g|Qa);assign Q = Qa;endmodule

we_happiness

看看是不是没把dlatch.v添加到工程里面

hfiwioq

你是不是用了signaltapii,用了的话你编译时必须是你在signaltaoii中用到的信号所在的层来编译，如果不是的话就会出现这个问题。

R_myself

把dlatch.v加到工程文件中