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fpga编译问题

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whatever_
  • TA的每日心情
    开心
    2022-1-29 15:04

    • 签到天数: 1 天

    [LV.1]初来乍到
    跳转到指定楼层
    1#
    发表于 2022-11-2 13:44 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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    x
    大家好，我最近遇到一个棘手的问题，我做的逻第一次执行 analysis&synthesis 可以通过编译（这时没有加signal tap)，但当我加入了Signal tap后；它有如下报错：
    3 ~1 g% [, o& N# ?, NError: Output port O of I/O output buffer "pre_syn.bp.sub8_u2_lookup_gray_0_~output" must drive a top-level pin。。
    : P4 k: W% b" D. }; I! \

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    EDA365微信号及QQ群号！
    I_believe
  • TA的每日心情
    开心
    2022-1-29 15:03

    • 签到天数: 2 天

    [LV.1]初来乍到
    2#
    发表于 2022-11-2 14:51 | 只看该作者
    你是不是用了SIGNALTAPII,用了的话你编译时必须是你在signaltaoII中用到的信号所在的层来编译，如果不是的话就会出现这个问题。

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    we_happiness

    该用户从未签到
    3#
    发表于 2022-11-2 14:59 | 只看该作者
    是不是你输出的时候用了zzz这个东西？或者你没有在top文件里面没有连接信号，或者是没有wire类型。

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    peerless2021
  • TA的每日心情
    开心
    2022-1-29 15:04

    • 签到天数: 1 天

    [LV.1]初来乍到
    4#
    发表于 2022-11-2 15:06 | 只看该作者
    本帖最后由 peerless2021 于 2022-11-2 15:08 编辑 8 k: z5 Z6 U7 V, c

    8 D0 S" E$ y2 V. Y1 j; r1 ]应该跟时序约束相关，看看原来的工程里面的 .sdc文件是否拿过来了。（assignments--settings--timequest timng analyzer）1 {- b1 U; U; q5 a* v+ F

    0 i. x5 b/ t  `7 ?; I6 k$ x# M/ Q ; R& U7 _2 x1 Y( \8 }! O# y
    还有就是看看fitter settings中优化路径是否选择all paths0 |. G$ D- d+ L

    / Z  s+ {1 S5 z/ H# i2 n# o2 \( i" U' a

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