fpga编译问题

whatever_

大家好，我最近遇到一个棘手的问题，我做的逻第一次执行 analysis&synthesis 可以通过编译（这时没有加signal tap)，但当我加入了Signal tap后；它有如下报错：
6 B6 S1 B7 S! a4 J$ lError: Output port O of I/O output buffer "pre_syn.bp.sub8_u2_lookup_gray_0_~output" must drive a top-level pin。。

I_believe

你是不是用了SIGNALTAPII,用了的话你编译时必须是你在signaltaoII中用到的信号所在的层来编译，如果不是的话就会出现这个问题。

we_happiness

是不是你输出的时候用了zzz这个东西？或者你没有在top文件里面没有连接信号，或者是没有wire类型。

peerless2021

7 U  X. O+ c1 A* e& I应该跟时序约束相关，看看原来的工程里面的 .sdc文件是否拿过来了。（assignments--settings--timequest timng analyzer）
0 N0 _, f2 A- y4 G

还有就是看看fitter settings中优化路径是否选择all paths
9 a# K, q" N" w  X6 v8 [" v+ P