在用quartuesII仿真加法器的时候出现如下错误，该如何解决呢？

Roof0102

library ieee;
use ieee.std_logic_1164.all;
  i* w. F: e3 k- ]& i; K/ Nuse ieee.std_logic_unsigned.all;
* i' a$ K9 ]) O( c  ~entity adder8 is
# h, G  |* h4 J, R2 U: h. B+ Y9 d% xport(a,b:in std_logic_vector(7 downto 0);
0 ]0 h6 h2 B% O$ D: p( Xcin:in std_logic;
1 r) ^  G! z! |% }( G, Isumout std_logic_vector(7 downto 0);
coutout std_logic);
end;
. ]1 n8 S1 z8 E, d1 m7 ^architecture bhv of adder8 is
signal a0,b0,cin0,s:std_logic_vector(8 downto 0);
begin
5 C& u" r- w% w, v6 p7 ]5 fa0<=’0’&a;b0<=’0’&b;cin0<="00000000"&cin;
s<=a0+b0+cin0;
% L' L8 K+ D* {5 H) m5 P( j1 ysum<=s(7 downto 0);
' M7 A  A; z4 p- x. H8 ecout<=s(8);
end;
. J- r: F3 g: _
( p/ [2 Y8 `( B5 A( }) t# i& z  B
2 }* V0 Q" `7 J6 l/ L3 p) S# ^出现Error: Text Design File syntax error: Text Design File contains a symbolic name where ASSERT, CONSTANT, DEFINE, DESIGN, FUNCTION, OPTIONS, PARAMETERS, SUBDESIGN, or TITLE was expected  的错误，该如何解决

itch

语法问题，或者说例化/instantiation不太规范，可能是某个变量未声明导致。
我不会VHDL，只能给你一个调试思路：注释掉大多数内容，然后挨个取消注释，可以定位到哪个变量使用不规范导致的问题。
; e5 J0 q6 g* Y

Memory00

看一下是不是语法的问题
3 i/ W8 f. X4 c1 A& I0 o6 T