verilog 语言中的assign

elephant_

初学verilog 语言，之前学过c，想知道verilog 中的assign怎么理解？看书上写的定义，好抽象，有谁指点下

unfaithful2021

持续赋值语句！如assign a =b如果b发生任何变化，a立即跟着变化！

I_believe

在C语言中，语句过一个机器周期后才会执行，在这里，等待时间基本忽略！

we_happiness

不像C语言那样，a=b，系统是要为a分配存储空间；在assign中，a =b，什么都不用管，直接将a看成b即可

hfiwioq

一根线直连。其实就是相当于同一个信号。