怎样通过约束文件增加输入信号的延时呢？

dragongfly

如果时钟进入 FPGA 后经过一段组合逻辑才上时钟网络, 会存在一定的延时. 综合布线后会出现信号输入延时为负值, 意味着信号比时钟先到达触发器. 那么, 怎样通过约束文件增加输入信号的延时呢？我试过对"NET"加上"MEDDELAY"的约束, 但是没效果.
$ d+ q2 e: o. ~

Ele_insect

在现代高速数字设计当中, 不建议使用组合逻辑门控时钟信号, 因为这将会在选通的时钟信号上产生短时脉冲波形干扰, 导致错误触发 flip-flop. 这是缺乏可靠性的设计. 移除门控时钟通常所采用的技巧是使用 flip-flop 的时钟使能引脚. 例如, 如果有一个信号clko = clki & a & b 正在驱动flip-flop的时钟引脚, 则可以通过直接将clki 传递给 FF 时钟引脚, 并将另一个信号 en = a & b 与 FF 的时钟使能引脚连接, 来消除门控时钟.
$ R/ g4 i* @' V5 |# Y移除门控时钟后, 就不再有时钟延迟的问题了. 而且这种设计也比较可靠.

RGB_lamp

逻辑以一种非默认情况时序的方式运行时，就需要一个时序例外。