xilinx的FPGA中可以不用DCM产生时钟吗

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FPGA有一个外接晶振，比如那个外部晶振接到了51号管脚，我能直接用这个输入时钟而不经过DCM模式吗？
1 J' N9 }% \8 s+ E谢谢
; v1 W+ B: f4 B9 W2 W* [比如我的54号引脚接时钟输入
然后 assgin clk_out = clk_in;
这样能在clk_out管脚得到时钟输出吗？ clk_out分给任意IO

li205212021

最好不要这样，DCM作用是增强负载，调节片内延迟，如果不用，频率高的话很容易出问题。但是要求很低的特殊情况下可以。
, V) h% e4 w; c0 A* T' n这样可以的。但是片内最好不要在用这个clk_in。

purpose_857

可以的,但输入最好加上一个ibufg,作为全局时钟来布线,可以保证在整个系统布线里没有延迟。