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xilinx的FPGA中可以不用DCM产生时钟吗

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  • TA的每日心情
    开心
    2022-1-21 15:21
  • 签到天数: 1 天

    [LV.1]初来乍到

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    1#
    发表于 2022-10-25 13:38 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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    FPGA有一个外接晶振,比如那个外部晶振接到了51号管脚,我能直接用这个输入时钟而不经过DCM模式吗?0 o- `( W5 E% {
    谢谢
    ) ~& T6 G% H) v$ Q* `# D/ |比如我的54号引脚接时钟输入
    # `  H& n0 T3 J( U然后 assgin clk_out = clk_in;
    % K1 E9 S% W7 b, b0 m) T这样能在clk_out管脚得到时钟输出吗? clk_out分给任意IO8 @/ ^( o5 T! [0 X

    该用户从未签到

    2#
    发表于 2022-10-25 14:55 | 只看该作者
    最好不要这样,DCM作用是增强负载,调节片内延迟,如果不用,频率高的话很容易出问题。但是要求很低的特殊情况下可以。0 z9 R/ v: m" _
    这样可以的。但是片内最好不要在用这个clk_in。
  • TA的每日心情
    开心
    2022-1-29 15:04
  • 签到天数: 1 天

    [LV.1]初来乍到

    3#
    发表于 2022-10-25 15:10 | 只看该作者
    可以的,但输入最好加上一个ibufg,作为全局时钟来布线,可以保证在整个系统布线里没有延迟。
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