cpld或fpga的晶振一定要接入全局时钟引脚吗?

whatever_ · 发表于 2022-10-25 11:17

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cpld或FPGA的晶振一定要接入全局时钟引脚吗？

we_happiness · 发表于 2022-10-25 13:16

没说一定，最好接全局时钟，你做个设计，如果到时候调试起来，总是不稳定，也许FAE就说：看，你时钟没接入全局时钟，何必呢，也许出问题的地方并非这个，但是总是一个借口，除非你还花时间去证明。

hfiwioq · 发表于 2022-10-25 13:20

因为全局时钟那部分clktree电路是经过优化的
能保证你整个电路的时序，而一般的IOB在采样时钟频率较高时如果用作其输入，电路时序是得不到保证的，就像做综合的时候，时钟电路要分开单独处理一样

dream123 · 发表于 2022-10-25 13:29

全局时钟引脚是已经预先默认有连线分布到器件各模块逻辑区，如果不适用这种引脚，这种布线就失去作用，并且你还需要用额外的布线替代这些布线完成同样的功能，即把时钟信号传送到其他block

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