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当接收的数据没有标志位的时候,如何让计数器和数对齐?

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1#
发表于 2022-10-24 11:01 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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问题来源于2个模块之间需要传递数据,模块A负责每个时钟产生5bit并行数据,模块B(工作时钟是A的5倍)负责将接收的该数据以模块A的时钟频率的5倍串行发送出去,我的想法是用一个模5的加一计数器,作为发送数据的节拍,比如:计数0的时候发送数据的0位,计数1的时候发送数据的1位……计数4的时候发送数据的4位。& g' Z8 h+ x+ P3 Y6 H
但是问题是,作为模块B,我其实不知道A的数据什么时候发来,如果我把计数器的计数值作为约束条件,有可能和数据之间是错位的,就会导致我发送的bit是不对的。: u% Z1 v3 ~! v- ]" n+ b' }
有什么好的解决方法吗?
; t' R/ m6 Z7 J# E4 j. L; M

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2#
发表于 2022-10-24 13:10 | 只看该作者
1. 将A模块的主时钟换成clk5x,然后5个数产生一个数据供给B模块使用& d: a0 ?/ b8 n" ]1 p. J$ |2 {
2. 如果A模块必须使用clk,则需要考虑一下跨时钟域的问题,中间可以加一级fifo,clk写clk5x读,这样写测可以一直写,读测5个时钟读一次,再进行并转串的操作就可以了: W4 Q# x- n* b/ M1 i8 r

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3#
发表于 2022-10-24 13:28 | 只看该作者
可以设置一个特殊的起始位来解决& G& K$ E) \9 I8 ?+ C# h

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4#
发表于 2022-10-24 13:46 | 只看该作者
//------假定A/B两个模块都是你开发的/ d/ W! s9 y  x3 t
a.A的数据输出端口添加一个数据有效信号data_valid,它与data_out[4:0]是对齐的。这样后面的模块可以随时检测数据是否有效。
* |6 v6 {- Q3 H7 J2 nb.B的计数0是初始状态,1~5分别发送数据的0~4位。建议输出也有一个q_valid信号。% d1 {+ Z7 x' s& Q. {9 h- y8 c
//------假定只有B模块是你开发的
% q' ], C0 @1 |2 `/ Qa.打开百度,直接搜“verilog的串并转换”。  w3 p0 ~% W6 |" `7 \& X
b.要求A模块返工,添加数据有效信号data_valid。
# E: x2 ?2 }8 O# Y% W# @5 ]8 q- n
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