当接收的数据没有标志位的时候，如何让计数器和数对齐？

fanA

问题来源于2个模块之间需要传递数据，模块A负责每个时钟产生5bit并行数据，模块B（工作时钟是A的5倍）负责将接收的该数据以模块A的时钟频率的5倍串行发送出去，我的想法是用一个模5的加一计数器，作为发送数据的节拍，比如：计数0的时候发送数据的0位，计数1的时候发送数据的1位……计数4的时候发送数据的4位。
但是问题是，作为模块B，我其实不知道A的数据什么时候发来，如果我把计数器的计数值作为约束条件，有可能和数据之间是错位的，就会导致我发送的bit是不对的。
  c& a1 O5 k6 x) n8 o有什么好的解决方法吗？
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Memory00

1. 将A模块的主时钟换成clk5x，然后5个数产生一个数据供给B模块使用
$ ?& w6 R% i. o2. 如果A模块必须使用clk，则需要考虑一下跨时钟域的问题，中间可以加一级fifo，clk写clk5x读，这样写测可以一直写，读测5个时钟读一次，再进行并转串的操作就可以了
5 S- I% p' L* A7 u, |$ q

on1e

可以设置一个特殊的起始位来解决
) ?& j0 P  y; Y7 l  U1 Y3 ~

lahhse

//------假定A/B两个模块都是你开发的
3 }" U. q% D; B' ba.A的数据输出端口添加一个数据有效信号data_valid，它与data_out[4:0]是对齐的。这样后面的模块可以随时检测数据是否有效。
0 D0 M% l1 `9 R" s6 B; o- l; |* Bb.B的计数0是初始状态，1~5分别发送数据的0~4位。建议输出也有一个q_valid信号。
! H* r' n) H! h: J9 X4 k) \) K//------假定只有B模块是你开发的
; `! c$ n" D; H4 wa.打开百度，直接搜“verilog的串并转换”。
8 v7 M* |+ n! j0 Qb.要求A模块返工，添加数据有效信号data_valid。
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