在 foundation 3.1 环境里怎么找不到启动 testbench.vhd 的程式？

STGing

在 foundation 3.1 环境里怎么找不到启动 testbench.vhd 的程式？
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架海梁心

伴随 Foundation 3.1i 出现的仿真器为门极仿真器，因此你不能在这种设计环境下以VHDL 级运行仿真。vhdl 代码必须在你运行任何仿真之前进行综合。因此，在 Foundation 3.1i 环境下并不能使用 vhdl testbench。作为替代方式，你可以编写仿真 script。
8 V- A  ?3 y/ F' V3 V+ o实际上，Foundation 3.1i 是一款相对较老的软件。Xilinx ISE 软件中支持 HDL testbench，它的最新版本为 4.2i 。

风吹过后

testbench是数字电路设计中，不可或缺的一项设计方法，主要是提供激励。
1.module的定义，一般无输入输出端口。
5 R% p  s  i- H2.信号的定义，定义哪些是你要输入，输入的定义为reg类型，输出的定义为wire型
# b8 W0 K8 s8 T" X3.实例化待测试的模块
" K( o) ]4 t1 p  Y6 J( ]% P4.提供测试激励

Dollche

用过Modelsim对Verilog HDL进行仿真的人，都会知道，看一大堆波形，会很麻烦。
如果代码变量很多，很复杂，出了问题，都不知道问题点在哪里？或者看了半天，发现图形是个错的。

Maskman

如果激励中有一些重复的项目，可以考虑将这些语句编写成一个task，这样会给书写和仿真带来很大方便。例如，一个存储器的testbench的激励可以包含write，read等task。
如果DUT中包含双向信号(inout)，在编写testbench时要注意。需要一个reg变量来表示其输入，还需要一个wire变量表示其输出。
如果initial块语句过于复杂，可以考虑将其分为互补相干的几个部分，用数个initial块来描述。在仿真时，这些initial块会并发运行。这样方便阅读和修改。
$ `$ S7 ~  v! `每个testbench都最好包含$stop语句，用以指明仿真何时结束。