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EDA365电子论坛网»电子社区 › 研发技术版块 › FPGA|CPLD论坛 › vhdl与c语言能相互转换吗？
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vhdl与c语言能相互转换吗？

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T_Ching

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1#
发表于 2022-10-19 11:13 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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vhdl与c语言能相互转换吗？
0 M: c$ ~# s5 ~- V* J" W

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MrL1

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2#
发表于 2022-10-19 13:12 | 只看该作者
VHDL语言是专门针对FPGA或者CPLD进行编写的硬件描述语言' t% y+ f6 V4 l' e1 _5 y  l
主要用于逻辑电路设计
, y* T  z- N+ E  q; @与VHDL相对应的语言是Verilog! E1 D# g* k$ @6 |
两者的区别是VHDL语法要求严谨，而Verilog则相对要求没那么严格% u; a! Q+ j) v" ~
C语言是针对计算机进行编程的, v0 s+ {6 ^) S, L( [1 o) G: S
VHDL与C语言面向对象都不一样7 r7 \3 n( y! i  K2 N. }
且其开发平台也完全不同
. k. E1 R1 }9 {' _所以两者不能相互转换。1 U$ r( B) B' b0 s2 y% ]8 \' L

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mqerew

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3#
发表于 2022-10-19 14:04 | 只看该作者
好像没有。如果人工翻译当然是可以的。因为CPLD/FPGA所支持的另一种语言Verylog HDL语言就和C相近（但还是有一些差异的）。1 s+ O6 [/ E% M' W; w, c3 z7 H
问题是翻译完了好像也没有什么用啊。CPLD/FPGA不支持啊。9 y# T; m# o$ V

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Jame33

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4#
发表于 2022-10-19 14:15 | 只看该作者
你可以用nois2的嵌入式系统啊，那样就可以用c语言编程了
) X0 Y. Q. i7 p2 k2 R! _0 j4 C

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