由于现在的设计基本上都是同步设计, 那么 PAD TO PAD CONSTRAINT 在什么情况下使用？

dragongfly · 发表于 2022-10-17 10:27

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Maskman · 发表于 2022-10-17 13:42

虽然现今多数设计都是完全同步，但仍有一些情况需要从一个输入引脚到另一个输出引脚的纯粹组合路径。
因此, 仍然需要 PAD-to-PAD constraint 控制这些路径的时延。

Ele_insect · 发表于 2022-10-17 14:18

实时分析每个逻辑值，太过于耗时。FPGA的性能评估主要采用静态时序分析。

风吹过后 · 发表于 2022-10-17 14:35

FPGA的同步电路，使用时钟上升沿进行触发同步，在同步大于时钟周期的大信号时没有任何问题，但是在同步比一个时钟周期小的小信号时，就很有可能采集不到该信号导致无法同步。

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