ISE 中的 PAD TO PAD CONSTRAINT 时延问题？

STGing

ISE 中的 PAD TO PAD CONSTRAINT 是否是包括输入输出的 pad 时延之和，再加上输入输出之间的组合逻辑的时延？还是只是输入输出之间的组合逻辑的时延？

RGB_lamp

Xilinx PAD-to-PAD contraint 的确涉及到输入输出 PAD 时延。这从布局后时序报告中可以看出。

Maskman

对FPGA设计而言，全局时钟是最简单最可预测的时钟，最好的时钟方案是：由专用的全局时钟输入引脚驱动单个全局时钟，并用后者去控制设计中的每个触发器。