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EDA365电子论坛网»电子社区 › 研发技术版块 › FPGA|CPLD论坛 › 请问CPLD的输出电平达不到是不是和开漏有关呢？
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请问CPLD的输出电平达不到是不是和开漏有关呢？

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T_Ching

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1#
发表于 2022-10-13 14:32 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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请问cpld的输出电平达不到是不是和开漏有关呢？( S2 v$ W/ F. i

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MrL1

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2#
发表于 2022-10-13 15:09 | 只看该作者
我想应该是没有内置上拉电阻吧，如果有需要可以外接上拉。4 ?) Z' Y- p+ s+ }. H

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mqerew

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3#
发表于 2022-10-13 16:09 | 只看该作者
先查一下芯片外围电压
5 A: s" F$ u3 }6 U! g; ]" t

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Jame33

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4#
发表于 2022-10-13 16:18 | 只看该作者
你输出电流设定一下试试
6 B3 D0 D0 g, Q3 j4 C; s

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