FPGA程序时好时坏

unfaithful2021 · 发表于 2022-10-13 13:53

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目前在做一个项目，所有的模块单独测试都是通过的，前几天在程序中新加了一个case语句，导致最后综合产生的bit文件下到板子里以后，一个模块不能正确工作，但是后来在程序完全没有改动的情况下，又产生一个bit文件，下到板子里以后，这个模块就可以正常使用了，请问这是什么原因，是这个模块的逻辑问题，还是时序问题，应该怎么解决呢？

whatever_ · 发表于 2022-10-13 14:56

FPGA每一次的布局布线都是不一样的，我曾经也碰到你这种情况，你现在FPGA资源使用占的百分比是多少？我发现程序资源使用超过75%时就会出现不好使的情况，在逻辑中是否有大量的高字节深度的寄存器或者寄存器组，大的寄存器不利于综合布线，如果会区域约束固化逻辑位置更有利与你解决问题。

I_believe · 发表于 2022-10-13 15:10

硬件电路哪部分不看时序？你的意思没看懂！fpga异步设计只能低频……

duhe3hfu · 发表于 2022-10-13 15:18

这种问题一般都是时序约束不全或跨时钟域导致,建议分析一下未约束路径

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