MaxplusII 软件设计后，用 Delay Matrix 查看延迟时间

STGing

用 MaxplusII 软件设计完后，用 Delay Matrix 查看延迟时间。
由于内部触发器的时钟信号用了一个输出引脚的信号，譬如将一引脚 ClkOut 定义为 Buffer，Clkout 是一时钟信号，然后反馈到内部逻辑，内部逻辑用此信号作为时钟信号，但用 Delay Matrix，却查看不到一些信号相应于ClkOut的延迟，因为ClkOut是一Output引脚，在Delay Matrix source 一栏中没有 ClkOut 信号，如何解决这个问题？
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Dollche

这种做法在逻辑设计中称为 GATE CLOCK，所谓 GATE CLOCK 就是将设计中的组合逻辑结果，拿来做时钟信号, 这是一种异步逻辑设计。现在都推荐使用同步逻辑设计方法。可以将该信号(CLKOUT)拿来作使能信号，即ENABLE 信号，而时钟信号还是采用原来的统一时钟，使设计用尽量少的同步时钟，这样一来就还是用 DELAY MATRIX 来分析原有的时钟。

Terran

现在Altera已经停止开发MaxplusII，转向QuartusII软件平台了！