请教一下关于CPLD和FIFO的问题

BGo · 发表于 2022-10-9 16:04

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在cpld中（EPM7128S84）中，1号引脚为input/glcr，2号引脚为input/ce2,请问这两个引脚有什么特殊的规定或接法吗？在FIFO中，写和读都有各自的时钟，如果这两个时钟一直存在，是不是只要读或写使能后，FIFO就开始读写操作，内部的指针就开始按顺序开始指向地址，而不管是否真的有数据写入或读出？

Blah · 发表于 2022-10-9 16:35

应该有一个判断FIFO内容是否为空/满的逻辑在里面，如果为空/满时候就不会再读/写。

choose521 · 发表于 2022-10-9 16:49

因为FIFO读使能和DMA通道打开之间有个时间差，所以我担心这段时间内没有读到FIFO中的数据，使读上去的数据比预期的要少。

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