如何使CPLD引脚输出高阻状态？

T_Ching · 发表于 2022-10-9 11:30

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如何使cpld引脚输出高阻状态？

MrL1 · 发表于 2022-10-9 13:19

CPLD的电源分core电和IO电，如果是先上core电不上IO电的话，那么IO将保持高阻态。一旦IO电上好，IO的状态就开放给程序来配置了。所以你要看看你的cpld下载程序时的供电状态。

mqerew · 发表于 2022-10-9 14:39

高阻态必是指输入，不可能指输出

lahhse · 发表于 2022-10-9 14:58

"高阻态"是数字电路中三态门的其中一种状态，也即是“关断”，被置成“高阻态”后，以三态门为界，两端的状态互不受影响。

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