FPGA时序问题一例——电磁干扰和引脚驱动电流约束

dragongfly

FPGA时序问题一例——电磁干扰和引脚驱动电流约束

tick_tock

如果时序差的不多，在1NS以内，可以通过修改综合，布局布线选项来搞定，如果差的多，就得动代码。
' P, S( t8 l/ S/ i; o- ^看下时序报告，挑一个时序最紧的路径，仔细看看是什么原因导致，先看逻辑级数是多少？是哪种电路有问题，乘法器还是RAM接口数据，先弄清楚哪儿的问题。

zhi_hui_zhou

干扰分为辐射干扰和传导干扰。
% i- H5 D; T' I# _# ?( t! K辐射干扰：干扰源通过空间把其信号耦合(干扰)到，我们正在使用的通电设备的电网络中。
+ D. T5 |  X$ l4 {2 M9 z传导干扰：通过导电介质把一个网络上的信号耦合(干扰)到另外一个电网络中。

Ele_insect

搞时序优化的话，插入寄存器是王道，但也要看具体情况，不一定都得插寄存器，插入寄存器效果不明显的话，先检查一下寄存器插入的位置，如果寄存器不是在关键路径的中间插入而是在某一端的话，确实不大明显。
9 b$ z: {& u$ p! m" [. {- q把关键路径找出来，看时序报告，看是什么原因导致频率上不去，如果是组合逻辑复杂，就优化逻辑或者复制逻辑，如果是DSP延迟大，就选多级流水的，只要想搞到150，就一定可以。

niubility

看时序报告的时候，建议同时对照电路图一起看，这样最直观。
对照代码，自己把关键路径涉及部分的电路图画出来，然后根据时序要求，算一下要插多少寄存器，插哪儿合适。