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EDA365电子论坛网»电子社区 › EDA工具&PCB设计 › Cadence Allegro论坛 › 请问17.4自动生成xnet的原因
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请问17.4自动生成xnet的原因

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vimgcc
  • TA的每日心情
    擦汗
    2024-10-10 15:10

    • 签到天数: 31 天

    [LV.5]常住居民I
    跳转到指定楼层
    1#
    发表于 2022-9-30 21:12 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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    本帖最后由 vimgcc 于 2022-10-1 07:09 编辑 . z& b/ ^# _) r" s. e9 s
    2 x6 o: y" {6 E! p4 E" f
      
      t5 `! J* Q$ Q+ f0 S
    * P! I0 G/ o$ |5 A    我准备弄一个等长组，中间串了几个电阻，我根本还没有设置任何xnet网络，为什么设置规则里面都已经自动生成了，以前不是要通过菜单——Analyze->Mode Assigment里面手动一个一个的创建的吗？
    3 ^4 V0 L/ V) m$ J7 h- B  
    2 d" }5 B  \0 }) Z+ B- v+ L5 b
    1 R3 i/ q4 m7 I% ^7 Z0 w  我看了一下Capture cis原理图的约束管理器里面也有xnet,也就是说这些xnet是原理图里面自动生成的，然后通过导网表到了PCB里面去的。问题是我原理图里面也没有设置过呀。它是根据什么东西来帮你自动设置xnet呢？  
    6 J6 m: x5 f4 x$ ^7 \4 {

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    will0104
  • TA的每日心情
    开心
    2021-6-15 15:27

    • 签到天数: 1 天

    [LV.1]初来乍到
    2#
    发表于 2022-10-3 11:06 | 只看该作者
    想知道 謝謝

    点评

    will0104
    有辦法不吃這rule進來嗎  详情 回复 发表于 2022-10-7 17:05
    aarom
    Capture cis 有人先設定的, 不用想太多.  发表于 2022-10-5 11:17

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    will0104
  • TA的每日心情
    开心
    2021-6-15 15:27

    • 签到天数: 1 天

    [LV.1]初来乍到
    3#
    发表于 2022-10-7 17:05 | 只看该作者
    will0104 发表于 2022-10-3 11:06" I" ]% _7 l* h) v# l  l
    想知道 謝謝
    3 L7 J- x% b  T( g! x4 o9 V
    有辦法不吃這rule進來嗎
    5 r+ C6 [  N8 m
    7 v  x* ?$ s5 I

    点评

    vimgcc
    其实自动帮你设定好了xnet也挺好的，省得再去PCB里面一个一个的去设置，而且一条线上串两个电阻好像不太容易设置xnet,最想弄明白的就是它是按照什么规则来设定xnet的  发表于 2022-10-7 20:52

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    dzkcool
  • TA的每日心情
    开心
    2024-2-21 15:59

    • 签到天数: 313 天

    [LV.8]以坛为家I
    4#
    发表于 2022-10-8 10:03 | 只看该作者
    导出网表时，可以不把原理图设置的电气规则带过来，参考下图勾选此选项即可。
      w" R3 V5 f( J# {) K- `7 L

    点评

    谢谢分享！: 5.0
    vimgcc
    你这个头像好像是电巢里面的老师？  发表于 2022-10-8 10:48
    vimgcc
    见鬼，我导网表怎么没有ignore electrical electrical这个选项？ [attachimg]362393[/attachimg]  详情 回复 发表于 2022-10-8 10:43
    vimgcc
    谢谢分享！: 5
    好的，好的。你不早说  发表于 2022-10-8 10:31

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  • TA的每日心情
    擦汗
    2024-10-10 15:10

    • 签到天数: 31 天

    [LV.5]常住居民I
    5#
     楼主| 发表于 2022-10-8 10:43 | 只看该作者
    dzkcool 发表于 2022-10-8 10:03
    ' R' n: g8 n& N  W导出网表时，可以不把原理图设置的电气规则带过来，参考下图勾选此选项即可。
    ; q% u5 }$ S* }3 G
    见鬼，我导网表怎么没有ignore electrical electrical这个选项？
    1 b9 X/ g- B4 z5 \2 P6 G, {. Z' {4 {

    ; q! w; d0 [7 l1 s5 H, |7 M- z- a& m" T& M
    : Z3 ~3 P" W0 W* E2 c
    6 y: D4 d% b2 l
    ( A. \/ x  V& M5 p( k5 n) ?) x

    点评

    金志峰
    之所以会这样，可能是因为你在原理图中启用了Enable Constraint Manager，这个貌似开了会自动生成Xnet，并且关不掉。我上次也碰到你一样的问题  详情 回复 发表于 2022-10-16 22:18

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    dzkcool
  • TA的每日心情
    开心
    2024-2-21 15:59

    • 签到天数: 313 天

    [LV.8]以坛为家I
    6#
    发表于 2022-10-8 12:10 | 只看该作者
    用16.6版本的OrCAD就有这个选项，17.4可能有BUG

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    金志峰

    该用户从未签到
    7#
    发表于 2022-10-16 22:18 | 只看该作者
    vimgcc 发表于 2022-10-8 10:43. [/ T! h1 N+ ^7 v
    见鬼，我导网表怎么没有ignore electrical electrical这个选项？

    * \# z, t2 u  E8 \  M/ u之所以会这样，可能是因为你在原理图中启用了Enable Constraint Manager，这个貌似开了会自动生成Xnet，并且关不掉。我上次也碰到你一样的问题

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    newcomsky

    该用户从未签到
    8#
    发表于 2023-1-14 07:50 | 只看该作者
    学习了

    “来自电巢APP”

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