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FPGA/CPLD设计无复位输入,内部寄存器初值是怎样的

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1#
发表于 2022-9-28 15:42 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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FPGA/cpld设计无复位输入,内部寄存器初值是怎样的
& T' I" X0 F/ z; t& k

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2#
发表于 2022-9-28 16:09 | 只看该作者
默认是零。# e% @! h! _, x
如果verilog里这样声明:reg a = 1;5 V. w+ N% O4 k) n% C* V4 T) g4 ~
那么上电就是1.7 @! [+ z1 _& R5 _9 H% _* R! w

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3#
发表于 2022-9-28 16:57 | 只看该作者
因为一般是SRAM结构, 所以,初始配置化时sram统统被赋初值) S0 t. Y0 y3 _- m* k
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