FPGA/CPLD设计无复位输入，内部寄存器初值是怎样的

BGo · 发表于 2022-9-28 15:42

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FPGA/cpld设计无复位输入，内部寄存器初值是怎样的

itch · 发表于 2022-9-28 16:09

默认是零。
如果verilog里这样声明:reg a = 1;
那么上电就是1.

lahhse · 发表于 2022-9-28 16:57

因为一般是SRAM结构，所以，初始配置化时sram统统被赋初值

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