CPLD设计时序分析问题

lili_qq

cpld设计中时钟建立时间、时钟保持时间等怎么确定？参考依据是什么？
) {( H9 B: F: x1 R5 p

oponi

要看元件的datasheet，再根据其时序图确定
) j$ a% G& ]4 U9 o( j8 v7 H1 _% v

itch

时钟是整个电路最重要、最特殊的信号，系统内大部分器件的动作都是在时钟的跳变沿上进行， 这就要求时钟信号时延差要非常小， 否则就可能造成时序逻辑状态出错；因而明确FPGA设计中决定系统时钟的因素，尽量较小时钟的延时对保证设计的稳定性有非常重要的意义。
' |+ B6 P( w/ {8 T& _: H