基于FPGA的多速率信号发送器的设计

STGing · 发表于 2022-9-23 11:31

EDA365欢迎您登录！

您需要登录才可以下载或查看，没有帐号？注册

x

本帖最后由 Heaven_1 于 2022-9-23 17:11 编辑

针对传统多速率信号发送器信号的非线性失真大、可调性差等问题，文中提出了一种基于 FPGA 与DAC5682的新型的设计方案;方案中着重介绍了DAC5682数模转换模块的实现方式以及多速率信号处理算法的实现;DAC模块可以同时实现 4通道的数模转换，采样率可以达到1 Gsps;同时，为了验证 FPGA算法设计的可靠性，文中首先通过 MATLAB平台对算法进行了仿真建模分析;然后通过硬件描述语言将算法移植到FPGA电路上，在 modelsim中实现了综合后仿真;最后给出了仿真波形;通过仿真验证，发送器具有良好的滤波效果，并可根据实际需求灵活的对基带频率以及变换后的混频模块进行相应的变换和升级;通过 FPGA+DAC的设计，简化了系统结构。还能较为高效的实现系统中的各项技术指标;该系统可以广泛应用与移动通信系统中。
随着信息化时代的高速发展，通信已经变成人们日常生活中不可缺少的一部分。而通信领域中，多速率信号发送器是其较为重要的一部分。在实际信号采样设计中，设计者希望用尽可能高的采样率来降低系统的信噪比。同时，在信号处理和编码时，又希望只处理有效的信号频段，使信号速率尽可能地低，最后在 D/A转换时又需要较高的采样率来还原信号，抑制信噪比。这三者看似矛盾的需求，而在多信号处理的技术下能够很好地融合为一个整体，通过插值和抽取来满足任意信号速率的转换需求。目前，多速率信号发送器已广泛用于移动通信系统中，而且随着通信技术的与日俱进，将来还会有更为广阔的应用前景。

1、多速率发送器组成及基本原理
传统的设计方案是将基带信号通过 DAC转换成模拟信号，然后在模拟电路的基础上经过滤波、放大、混频调制，将信号通过功率放大后发射出去。这种方案由于过多地使用了模拟电路，可能会使电路产生较大的非线性失真。同时模拟电路还不可调整，会对系统的升级和调整有一定的影响。通过对传统设计方案的改进，文中设计了一种基于 FPGA 的多速率信号发送器。系统硬件组成结构如图1所示。系统主要由基带信号的处理（FPGA 实现）、DAC数模转换模块、RF 信号发送模块组成。

系统基本工作原理∶ 基带信号通过 LVDS 接口方式传送到 FPGA上，FPGA通过自身丰富的 IP核和 DSP48资源对数字信号进行信道编码和滤波处理，然后将处理后的数字信号经过 DAC模数转换。方案中使用的 DAC芯片为 TI 公司的DAC5682Z，由于系统对时钟有较严格的要求，所以这里加入了一个时钟管理芯片 AD9517。FPGA通过 SPI 方式配置AD9517使其输出合适的时钟到 DAC模块，利用 DAC5682Z 内部的插值滤波器以及混频模块将数字信号变换成所需要的频带信号然后再进行数模转换。转换后的模拟信号经过混频变成射频信号，最终通过 RF射频模块将信号发送出去。（由于传输过程中数据量较大，这里设置了一簇 DDR3高速缓存单元。该单元由两片镁光公司推出的 16 bit 的 MT41J128M16组成，系统传输总线可达到 32 位，数据传输速率可以达到 500 mbps。)

2、DAC 数模转换模块的设计
2.1 硬件平台的设计
方案中使用了两片 TI公司的 16位 1GSPS的双通道 DA 转换芯片 DAC5682。可以同时现实 4 通道的数模转换。DAC5682Z是一款高速的双通道 16位的 D/A转换芯片，其采样速率可达到1Gsps。其内部包括4个处理部分∶输入 FIFO、2X/4X插值滤波器、Fs/4混频器和双路 16bit 的数模转换器。方案中使用 FPGA 对其进行参数配置，配置使用标准的 SPI 接口。图2为其中一片 DAC模块的电路设计原理图。

电路设计中的关键问题∶
1）由于数模转换模块的输入端口的数据电平标准为LVDS（low-voltage differential signaling）。因此在实际 PCB的布线设计时，要等长，并且走线尽可能的离目标器件近。
2）DAC芯片的内部寄存器的配置使用的是标准的 4 总线的 SPI接口模式，电平标准为LVTTL33。设计时可以将其直接连接到FPGA 相应的GPIO管脚上。程序设计中SCLK通过FPGA内部的 DCM分频到 10 MHz，通过 SDIO、SDO信号线实现对DAC芯片的初始化配置。表2.1为DAC芯片几个重要寄存器的配置信息。
3）在 DAC转换完成后的模拟信号通过变压器进一步的隔离，可以更好地防止噪声信号的干扰。同时，在模拟电路部分的 PCB设计中，严格按照对称等长的原则进行布线。

2.2 DAC模块与 FPGA接口逻辑的设计
DAC5682芯片数据输入端为 16位的高速 LVDS信号接口（DP/N 【15∶0】），内部连接一个数据 FIFO缓冲单元。数据输入分为单通道和双通道模式。在双通道模式下，数据进入FIFO后，由时钟的上升沿和下降沿分别采集数字量信号。采集到的I路数据和 Q路数据分别进入 A/B通道实现双路数模装换。图3为 DAC工作时序图。

Xilinx公司的Virtex5 系列FPGA有丰富的 LVDS接口可以满足设计需求，同时，FPGA内部的ODDR 模块可以完美的实现双边沿采样数据。图 4为 FPGA 内部 ODDR模块的结构图。
其中C为时钟输入口，数据 D1 和 D2分别在时钟C的上升沿和下降沿输入，CE为时钟使能信号，R为复位信号，S 为置位信号。
DAC5682 芯片的时钟通过专用的时钟管理模块 ADC9517 提供。该模块可以同时稳定输出 4路LVDS时钟信号，频率最高可以达到1.6 GHz。满足设计需求。

niubility · 发表于 2022-9-23 13:43

本帖最后由 niubility 于 2022-9-23 18:50 编辑

非线性失真大、可调性差，这些原因很多的。
模拟电路的基础上经过滤波、放大、混频调制，功能很强大

架海梁心 · 发表于 2022-9-23 15:10

本帖最后由架海梁心于 2022-9-23 18:18 编辑

TI公司的 16位 1GSPS的双通道 DA 转换芯片 DAC5682，FPGA芯片应用广泛了，华为的交换机，也是用这个的。

帐号		自动登录	找回密码
密码			注册

基于FPGA的多速率信号发送器的设计

EDA365欢迎您登录！

浏览过的版块

推荐内容 /1