FPGA 基于FPGA的SoC设计原型实践

dragongfly

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第一部分 - 设计验证的演变技术

9 n, }! D9 @$ @“开始”的艺术
半导体产业围绕着“起点”展开。 芯片设计的启动导致更多的 EDA 工具购买、更多的晶圆启动，并最终导致更多的产品出货。 产品路线图通过集成新功能、提高性能、降低功耗和缩小面积来扩展出货量——更高水平的功能集成和所谓的“改进的 PPA”。 成功的产品会带来额外的资本支出，刺激更多的芯片设计和更多的晶圆启动。 如果一切顺利，并且在 MRD 和市场之间存在许多问题，那么这个循环将继续下去。 为了与良好的资本主义意图保持一致，这种疯狂的循环推动了设计复杂性和设计生产力的增加，以满足全球对经济增长的需求。
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芯片设计已经从相对简单转变为极其复杂和昂贵，制造芯片的硅技术通过快速创新从几十微米的硅特征尺寸发展到纳米尺寸的特征尺寸。一旦在表格中可视化为 1 和 0，函数现在必须包含强大的操作系统、应用软件、大量数据以及迄今为止难以理解的微小延迟的执行。半导体行业的持续增长取决于提供更复杂的芯片设计，并与专业系统软件共同验证——在更短的时间内和相对更少的错误。新的芯片晶圆厂现在耗资数十亿美元，每月的生产能力达到数十万片——2019 年 5 月，台积电宣布将在亚利桑那州建造一座新的晶圆厂。从 2021 年到 2029 年，计划中的新 5 纳米晶圆厂的项目总支出（包括资本支出）预计约为 12B 美元，该工厂预计将具备每月生产 20,000 片晶圆的能力.
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芯片设计中的一个恶意逻辑块可能会导致非常昂贵的晶圆报废。 如果一个缺陷设法逃脱，只在关键时刻出现在客户手中，它可能会引发一场公关风暴，质疑一家公司来之不易的芯片供应商声誉。

芯片设计验证就像质量：它逐渐接近完美，但从未完全达到 100%。 它可以表示为小于 100% 的高百分比，但足够接近 100%，以将故障逃逸归类为“异常值”类别 - 希望影响最小。 只有通过大量客户的实际使用，每种刺激组合才能应用于每个芯片引脚，并且每个响应都是已知的。 因此，芯片设计人员尽最大努力使用最新的验证技术和工具，而 EDA 公司不断创新新的验证工具、设计流程和预先验证的硅 IP，努力实现实现芯片设计这一难以捉摸的目标 验证完善。
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: c0 f6 A1 V2 F如今，高级硅节点的风险非常高，其中掩模组的成本可能高达数千万美元，而芯片项目计划的延迟会导致新产品推出计划的延迟，从而可能导致数百万美元的营销成本增加。 由于大型精密芯片的风险如此之高，任何谨慎的领导者都不敢忽视对半导体工艺质量的投资。 GlobalFoundries、英特尔、力晶、三星、中芯国际、台积电、联电等晶圆厂的整个业务设计都是围绕以具有竞争力的成本为客户批量生产高质量硅片。

因此，芯片设计团队努力控制验证成本并遵守时间表。 2020 年威尔逊报告发现，当今只有约 32% 的芯片设计项目能够实现首次硅片成功，而 68% 的 IC/ASIC 项目落后于计划。 [2] 一种普遍的态度是，熟练的设计师使用先进的 EDA 设计工具尽最大努力应该会产生良好的结果。重复使用来自先前设计或可靠 IP 源的已知良好模块是降低风险和加快设计周期的长期工程最佳实践。任何经历过芯片设计“停止”或“延迟”的团队都知道伴随着这些经历的不确定性和恐惧的痛苦。许多故事都存在这样的故事，即一个隐蔽的错误在未被发现的情况下通过设计验证而使芯片设计、工作，有时甚至是整个公司处于危险之中。硬件和软件验证逃逸的代价可能会使所有其他产品投资相形见绌，并最终削弱来之不易的行业领导声誉。
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输入基于 FPGA 的原型设计以进行芯片设计验证。 稳健的验证计划对 IP 模块采用经过验证的测试，并测试运行实际软件的完全集成设计（协同验证）——这超出了软件仿真工具的范围。 硬件仿真工具功能强大，比软件仿真速度更快，但价格昂贵，而且对于许多设计团队来说往往遥不可及。基于 FPGA 的原型设计工具具有可扩展性，几乎适用于任何设计，具有成本效益，提供强大的调试可见性，并且非常适合 到硬件软件协同验证。

在本书中，我们将了解基于 FPGA 的原型设计和领先供应商——S2C、Synopsys、cadence 和 mentor 的历史。 最初，我们将研究协同验证的需求如何随着芯片复杂性的发展而演变，FPGA 是从哪里开始验证的，以及为什么 ASIC 设计受益于原型技术.

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FPGA一开始，就是几十个门级别的芯片，198X年出现的。后来越来越重要了
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瞪郜望源_21

不错，很是美味地道和专业，尝鲜一下

zhi_hui_zhou

SoC的定义多种多样，一般说来， SoC称为系统级芯片，也有称片上系统，
意指它是一个产品，是一个有专用目标的集成电路，其中包含完整系统并有嵌入软件的全部内容。