Altera MAXII CPLD用户指南

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, A4 U4 X+ e5 a( D+ zMAXII系列瞬时启动、非易失性cpld基于0.18-µm、6层金属闪存工艺，具有240到2,210个逻辑元件(LE)（128到2,210个等效宏单元）的密度，并且8Kbits的非易失性存储。与其他CPLD架构相比，MAXII器件提供高I/O数量、快速性能和可靠适配。MAXII器件具有MultiVolt内核、用户闪存(UFM)块和增强的系统内可编程性(ISP)，旨在降低成本和功耗，同时为总线桥接、I/O扩展、电源等应用提供可编程解决方案-复位(POR)和排序控制，以及器件配置控制。

MAX II CPLD具有以下特性：
7 m& g. c( w+ u( q/ G# R' X/ r■ 低成本、低功耗的CPLD
■ 即时启动、非易失性架构
& v; f) A% R8 ~5 I- S, @' d+ ?■ 待机电流低至 25 µA
■ 提供快速传播延迟和时钟到输出时间
- j: K/ r* v& x' a0 L+ h■ 提供四个全局时钟，每个逻辑阵列块 (LAB) 有两个可用时钟
■ UFM 块高达 8 Kbits，用于非易失性存储
■ MultiVolt 内核可为器件提供 3.3 V/2.5 V 或 1.8 V 的外部电源电压
■ 支持 3.3-V、2.5-V、1.8-V 和 1.5-V 逻辑电平的 MultiVolt I/O 接口
, [3 b: ^# D4 r4 g: d4 x■ 总线友好型架构，包括可编程压摆率、驱动强度、总线保持和可编程上拉电阻
■ 施密特触发器启用抗噪输入（每个引脚可编程）
■ I/O 完全符合外围组件互连特殊兴趣组 (PCI SIG) PCI 本地总线规范修订版 2.2，适用于 66 MHz 下的 3.3-V 操作
, m, I! r8 |% J, f■ 支持热插拔
■ 符合 IEEE Std 1149.1-1990 的内置联合测试行动组 (JTAG) 边界扫描测试 (BST) 电路
5 Q. G% x% z% |, W2 c2 M■ ISP 电路符合 IEEE Std 1532

MAXII系列功能
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Feature	EPM240 EPM240G	EPM570 EPM570G	EPM1270 EPM1270G	EPM2210 EPM2210G	EPM240Z	EPM570Z
LEs	240	570	1,270	2,210	240	570
Typical Equivalent Macrocells	192	440	980	1,700	192	440
Equivalent Macrocell Range	128 to 240	240 to 570	570 to 1,270	1,270 to 2,210	128 to 240	240 to 570
UFM Size (bits)	8,192	8,192	8,192	8,192	8,192	8,192
Maximum User I/O pins	80	160	212	272	80	160
tpDi (ns)	4.7	5.4	6.2	7.0	7.5	9.0
fcNT(MHz)	304	304	304	304	152	152
tsu (ns)	1.7	1.2	1.2	1.2	2.3	2.2
tco (ns)	4.3	4.5	4.6	4.6	6.5	6.7

MAXII架构
MAXII器件包含一个基于行和列的二维架构来实现自定义逻辑。行和列互连提供逻辑阵列块(LAB)之间的信号互连。
+ p) m7 {  m# _9 B% h4 z逻辑阵列由LAB组成，每个LAB中有10个逻辑元件(LE)。LE是一个小型逻辑单元，可有效实现用户逻辑功能。LAB在设备中按行和列分组。MultiTrack互连提供了LAB之间的快速粒度时序延迟。与全局布线互连结构相比，LE之间的快速布线为增加的逻辑级别提供了最小的时序延迟。
MAXII器件I/O管脚由位于器件外围周围LAB行和列末端的I/O元件(IOE)供电。每个IOE都包含一个双向I/O缓冲器，具有多种高级功能。I/O引脚支持施密特触发器输入和各种单端标准，例如66-MHz、32位PCI和LVTTL。
; o  j# P+ w6 v. dMAXII器件提供全局时钟网络。全局时钟网络由四个全局时钟线组成，驱动整个器件，为器件内的所有资源提供时钟。全局时钟线还可用于控制信号，例如清除、预设或输出使能。

2 j: V! r4 y& y/ ]0 }! ?每个MAXII器件在其平面图中都包含一个闪存块。在EPM240设备上，此块位于设备的左侧。在EPM570、EPM1270和EPM2210器件上，闪存块位于器件的左下方区域。这种闪存存储的大部分被划分为专用配置闪存(CFM)块。CFM块为所有SRAM配置信息提供非易失性存储。CFM在上电时自动下载和配置逻辑和I/O，提供即时启动操作。

逻辑阵列块
$ r( k" E+ Z5 Y1 I% R% k每个LAB由10个LE、LE进位链、LAB控制信号、本地互连、查找表(LUT)链和寄存器链连接线组成。一个LAB有26个可能的唯一输入，另外10个本地反馈输入线由同一LAB中的LE输出馈送。本地互连在同一LAB中的LE之间传输信号。LUT链连接将一个LE的LUT的输出传输到相邻的LE，以便在同一LAB内实现快速顺序LUT连接。寄存器链连接将一个LE寄存器的输出传输到LAB内的相邻LE寄存器。Quartus®II软件将相关逻辑放置在一个LAB或相邻的LAB中，允许使用本地、LUT链和寄存器链连接来提高性能和面积效率。图2-3显示了MAXIILAB。
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LAB互连
LAB本地互连可以驱动同一LAB内的LE。LAB本地互连由同一LAB内的列和行互连以及LE输出驱动。左右相邻的LAB也可以通过DirectLink连接驱动LAB的本地互连。DirectLink连接功能最大限度地减少了行和列互连的使用，提供了更高的性能和灵活性。每个LE可以通过快速本地和DirectLink互连驱动30个其他LE。图2–4显示了DirectLink连接。

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- g1 F8 \) W1 G/ k% @+ wMAXII器件包含一个基于行和列的二维架构来实现自定义逻辑，
MAX II最适合多路集成激光工作系统(MILES)的电池供电无线激光传感器。
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LAB本地互连可以驱动同一LAB内的LE。
0 H2 x6 K2 }% e8 H/ C/ P+ [可适配不同的电气标准与I/O 物理特性，可以调整驱动电流的大小，可以改变上、下拉电阻。
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