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本帖最后由 STGing 于 2022-9-26 16:26 编辑
) N4 p/ _9 N* }- Q- _3 @ C: r4 S0 F, C) U3 M
MAXII系列瞬时启动、非易失性cpld基于0.18-µm、6层金属闪存工艺,具有240到2,210个逻辑元件(LE)(128到2,210个等效宏单元)的密度,并且8Kbits的非易失性存储。与其他CPLD架构相比,MAXII器件提供高I/O数量、快速性能和可靠适配。MAXII器件具有MultiVolt内核、用户闪存(UFM)块和增强的系统内可编程性(ISP),旨在降低成本和功耗,同时为总线桥接、I/O扩展、电源等应用提供可编程解决方案-复位(POR)和排序控制,以及器件配置控制。
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6 x6 D7 Q, `% z. _2 ^- q& mMAX II CPLD具有以下特性:2 t. i9 b# ^7 b; B2 m
■ 低成本、低功耗的CPLD9 W1 j) h* j. N
■ 即时启动、非易失性架构
5 Y; ]1 [4 F% ^1 o: m$ I" x■ 待机电流低至 25 µA4 G% W: G1 ]" H- D( o
■ 提供快速传播延迟和时钟到输出时间
, p1 n8 {1 a9 d7 C■ 提供四个全局时钟,每个逻辑阵列块 (LAB) 有两个可用时钟
# l1 P( N( t# S% V2 G) `# a■ UFM 块高达 8 Kbits,用于非易失性存储
# h0 i2 I( S$ ^8 D' e- u■ MultiVolt 内核可为器件提供 3.3 V/2.5 V 或 1.8 V 的外部电源电压7 p1 ^0 n) `( j" Q) r. g$ b) ~
■ 支持 3.3-V、2.5-V、1.8-V 和 1.5-V 逻辑电平的 MultiVolt I/O 接口2 S* J. {" }3 S* K
■ 总线友好型架构,包括可编程压摆率、驱动强度、总线保持和可编程上拉电阻; X9 ~3 @* T7 d! L5 k: w
■ 施密特触发器启用抗噪输入(每个引脚可编程)
$ T% T# l" Z. [ u1 `9 K. W9 t7 }■ I/O 完全符合外围组件互连特殊兴趣组 (PCI SIG) PCI 本地总线规范修订版 2.2,适用于 66 MHz 下的 3.3-V 操作
! Q4 Y; r2 x8 [- A5 S* o■ 支持热插拔& }- y! U! I; j( s
■ 符合 IEEE Std 1149.1-1990 的内置联合测试行动组 (JTAG) 边界扫描测试 (BST) 电路 Q1 \6 Z% q( `' U! R1 b
■ ISP 电路符合 IEEE Std 1532
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6 O" n4 A) f0 _MAXII系列功能
& _8 F8 Y. c7 f6 W4 w- M* VFeature | EPM240 EPM240G | EPM570 EPM570G | EPM1270 EPM1270G | EPM2210 EPM2210G | EPM240Z | EPM570Z | LEs | 240 | 570 | 1,270 | 2,210 | 240 | 570 | Typical Equivalent Macrocells | 192 | 440 | 980 | 1,700 | 192 | 440 | Equivalent Macrocell Range | 128 to 240 | 240 to 570 | 570 to 1,270 | 1,270 to 2,210 | 128 to 240 | 240 to 570 | UFM Size (bits) | 8,192 | 8,192 | 8,192 | 8,192 | 8,192 | 8,192 | Maximum User I/O pins | 80 | 160 | 212 | 272 | 80 | 160 | tpDi (ns) | 4.7 | 5.4 | 6.2 | 7.0 | 7.5 | 9.0 | fcNT(MHz) | 304 | 304 | 304 | 304 | 152 | 152 | tsu (ns) | 1.7 | 1.2 | 1.2 | 1.2 | 2.3 | 2.2 | tco (ns) | 4.3 | 4.5 | 4.6 | 4.6 | 6.5 | 6.7 |
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MAXII架构9 T8 h4 N) T! w# w( G# ]2 O
MAXII器件包含一个基于行和列的二维架构来实现自定义逻辑。行和列互连提供逻辑阵列块(LAB)之间的信号互连。
8 z8 n g1 R1 t逻辑阵列由LAB组成,每个LAB中有10个逻辑元件(LE)。LE是一个小型逻辑单元,可有效实现用户逻辑功能。LAB在设备中按行和列分组。MultiTrack互连提供了LAB之间的快速粒度时序延迟。与全局布线互连结构相比,LE之间的快速布线为增加的逻辑级别提供了最小的时序延迟。" V7 b3 P& W( l6 {3 @9 B& L
MAXII器件I/O管脚由位于器件外围周围LAB行和列末端的I/O元件(IOE)供电。每个IOE都包含一个双向I/O缓冲器,具有多种高级功能。I/O引脚支持施密特触发器输入和各种单端标准,例如66-MHz、32位PCI和LVTTL。
1 B* K) {5 ^0 b. a7 E5 qMAXII器件提供全局时钟网络。全局时钟网络由四个全局时钟线组成,驱动整个器件,为器件内的所有资源提供时钟。全局时钟线还可用于控制信号,例如清除、预设或输出使能。4 ]' I2 |* J3 {9 \# K0 H$ o: w& J
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每个MAXII器件在其平面图中都包含一个闪存块。在EPM240设备上,此块位于设备的左侧。在EPM570、EPM1270和EPM2210器件上,闪存块位于器件的左下方区域。这种闪存存储的大部分被划分为专用配置闪存(CFM)块。CFM块为所有SRAM配置信息提供非易失性存储。CFM在上电时自动下载和配置逻辑和I/O,提供即时启动操作。8 B0 T" h7 N" E2 j7 S) |( O
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逻辑阵列块
7 n) @* W4 {- `( [, a; {" ^每个LAB由10个LE、LE进位链、LAB控制信号、本地互连、查找表(LUT)链和寄存器链连接线组成。一个LAB有26个可能的唯一输入,另外10个本地反馈输入线由同一LAB中的LE输出馈送。本地互连在同一LAB中的LE之间传输信号。LUT链连接将一个LE的LUT的输出传输到相邻的LE,以便在同一LAB内实现快速顺序LUT连接。寄存器链连接将一个LE寄存器的输出传输到LAB内的相邻LE寄存器。Quartus®II软件将相关逻辑放置在一个LAB或相邻的LAB中,允许使用本地、LUT链和寄存器链连接来提高性能和面积效率。图2-3显示了MAXIILAB。8 N# o: k8 h" m, X/ w) ^" `
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LAB互连
; T& P3 f8 \; a* N" C3 _% ?$ Y$ SLAB本地互连可以驱动同一LAB内的LE。LAB本地互连由同一LAB内的列和行互连以及LE输出驱动。左右相邻的LAB也可以通过DirectLink连接驱动LAB的本地互连。DirectLink连接功能最大限度地减少了行和列互连的使用,提供了更高的性能和灵活性。每个LE可以通过快速本地和DirectLink互连驱动30个其他LE。图2–4显示了DirectLink连接。
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