ModelSim的简要使用方法

STGing

第一章 介 绍
第一课 Create a Project
1．第一次打开 ModelSim 会出现 Welcome to ModelSim 对话框，选取 Create a Project,或者选取 File\New\Project,然后会打开 Create Project 对话框。
2．在Create Project 对话框中，填写test 作为Project Name；选取路径Project Location 作为 Project 文件的存储目录；保留 Default Library Name 设置为 work。
8 ~& }% ~9 K4 \& @: ]. t3．选取 OK,会看到工作区出现 Project and Library Tab。
4．下一步是添加包含设计单元的文件，在工作区的 Project page 中，点击鼠标右键，选取 Add File to Project。
5．在这次练习中我们加两个文件，点击 Add File to Project 对话框中的 Browse按钮，打开 ModelSim 安装路径中的 example 目录，选取 counter.v 和tcounter.v，再选取 Reference from current location，然后点击 OK。
% h! d8 Q9 b! a2 X; X; t. c6．在工作区的 Project page 中，单击右键，选取 Compile All。
$ [. u; @  B+ N7．两个文件编译了，鼠标点击 Library Tab 栏，将会看到两个编译了的设计单元列了出来。看不到就要把 Library 的工作域设为 work。
8．最后一不是导入一个设计单元，双击 Library Tab 中的 counter，将会出现Sim Tab,其中显示了 counter 设计单元的结构。也可以 Design\Load design来导入设计。
' K  w+ v  K7 _  m( a2 \7 V1 F  G到这一步通常就开始运行仿真和分析，以及调试设计，不过这些工作在以后的课程中来完成。结束仿真选取 Design \ End Simulation，结束 Project 选取File \ Close \ Project。

5 _3 L" w4 b5 H  \0 x第二课 Basic VHDL Simulation
, f2 H. N' m. R% I8 j2 c/ c准备仿真
1．为这次练习新建一个目录，然后拷贝 example 目录中所有的 vhd 文件到该目录下。设置该目录为当前工作目录，这一步通过从该目录调用 ModelSim 或是选取 File\Change Directory 命令来完成。
( E0 D8 R' J) [) `5 ?* s2．在编译任何 HDL 代码前，要建立一个设计库来存放编译结果。选取 Design \ Create a New Library 生成一个新的设计库。确定选取 Create: a new library and a logical mapping to it，在 Library Name 域中键入 work，然后选取OK。这就在当前目录中建立了一个子目录，即你的设计库。ModelSim 在这个目录中保存了名为_info 的特殊文件。(Prompt : vlib workvmap work work )
3 b( ^2 w1 l  E0 N6 C3．选取工具栏里的 Compile 命令来编译 counter.vhd 文件到新库中。这将打开Compile HDL Source Files 对话框。使用 vcom 命令是看不到的。从列表中选取 counter.vhd 再点击 Compile，完成后选取 Done。可以编译多个文件，按照设计的需要依次选取进行编译。(Prompt : vcom counter.vhd )
8 s5 G; Z# G" j8 v4．选取工具栏里的 Load design 按钮，导入设计单元。Load design 对话框可以让你选择库和顶级( top-level )设计单元来仿真，你也可以为仿真选取Simulation Resolution 限制。这次仿真运行，下述是缺省的显示：
( E: r9 J. B# g8 i* S  P3 b- `• Simulator Resolution: default (the default is 1 ns)
• Library: work
• Design Unit: counter
) v! m  ~% u9 s/ j# n& O如果设计单元是一个实体，你可以点击前面的加号，来浏览其关联的结构。( Prompt : vsim counter )
5．选取 counter，然后选择 Load 接受设置。
7 }- E! O; s9 p: I, h! P/ `( d6．下面，选取 View \ All 打开所有的窗口，关于窗口的描述，参阅 ModelSim User’s Manual。(Prompt : view * )
+ f+ B8 {8 n- _5 n7．在 Signals window 选取 View\List\Signals in Region，这个命令显示 List window 中的顶级( top-level )信号。(Prompt : add list /counter/* )
6 K, r, T, D" {* y0 i) U: d8．下步，通过从 Signals window 选取 View\Wave\Signals in Region 添加顶级( top-level )信号到 Wave window。(Prompt : add wave /counter/* )
: S& a- g7 b0 x0 P: r5 [
/ \+ H  l* C2 l7 v# X运行仿真
通过应用始终输入激励来开始仿真。
1．点击主窗口，在 vsim 提示符下敲如下面的命令：
8 G. p# a1 x7 _* C ( force clk 1 50 , 0 100 –repeat 100 )
+ a& {3 s$ J& r/ W. k ( MENU : Signals\Edit\Clock )
0 K$ J" x* ^- z0 P. c& l$ S4 G ModelSim 解释 force 命令如下：
/ w& n2 H# l9 t- force clk to the value 1 at 50 ns after the current time
- then to 0 at 100 ns after the current time
9 w# T8 C1 k: d1 [7 B& J- repeat this cycle every 100 ns
6 W7 z: H6 d- ~1 e2．现在你可以练习来自于主窗口或波形窗口工具条按钮的两个不同的 Run 功能。（Run 功能在主窗口和波形窗口中定义，即这两个窗口中有 Run 功能）。
首先选取 Run 按钮，运行完成之后选取 Run All。
Run. 运行仿真，在 100ns 后停止。
8 ~5 I2 l5 n/ ](PROMPT: run 100) (MENU: Run \ Run 100ns)
& A; A# G0 {5 nRun-All. 一直运行仿真，直到选取 Break。
; V" T* m% F3 e/ i+ m(PROMPT: run -all) (MENU: Run \ Run -All)
3．选取主窗口或波形窗口的 Break 按钮来中断仿真，一旦仿真到达一个可接受的停止点，它就停止运行。
  s# j% L, |# t7 J, d8 i/ |7 D在源文件窗口中的箭头指向下一条将被执行的语句。（如果暂停发生时，仿真没在评测一个过程，则没有箭头显示在源文件窗口上）。
下面，你将在 18 行的函数内部设置一个断点。
4．移动鼠标到源文件窗口，在 18 行上点击设置断点，可以看到紧挨着行号有一个红点，可以用鼠标点击切换断点的使能与否，断点禁止后看到是一个小的红色的园环。可以在断点上点击鼠标右键，选取 ReMOVe BreakPoint 18 来取消断点。
6 l; T; U$ }4 }3 N: F! _# S( PROMPT : bp counter.vhd 18 )
) K1 u8 O# ]9 M& |5 A& y& P. S5．选取 Continue Run 按钮恢复中断了的运行，ModelSim 会碰上断点，通过源文件中的一个箭头或是在主窗口中的一条中断信息来显示出来。
(PROMPT: run -continue) (MENU: Run \ Continue)
+ T* ]1 l  {' O$ f) E! {6．点击 Step 按钮可以单步执行仿真，注意 Variables window 中值的变化。如果你愿意可以持续点击 Step。
) N- K9 ~% Y- c# ]) i3 q1 Q  J (PROMPT: run -step) (MENU: Step)
' U; b9 l4 g7 a( `3 b2 k7．当你完成了，敲入以下命令结束仿真。
quit -force
8．命令没有寻求确认就结束了 ModelSim。
4 B9 |9 Z+ E& x! I% N7 D" l0 d* R! n
' F3 i/ K  a# L8 H6 R, M4 O第三课 Basic verilog Simulation
1．新建一个目录，并设置该目录为当前工作目录，通过从该目录调用 ModelSim或是选取 File\Change Directory 命令来完成。
2．拷贝 example 目录中 verilog 文件到当前目录下。在你编译 verilog 文件前，你需要在新目录下生成一个设计库。如果你仅仅熟悉解释性 verilog 仿真器，诸如cadence Verilog-XL,那么对于你来说这是一个新的方法。因为ModelSim是一个编译性 Verilog 仿真器，对于编译它需要一个目标设计库。如果需要的话，ModelSim 能够编译 VHDL 和 Verilog 代码到同一个库中。
* y8 M6 r: p( t! A7 v8 Q3．在编译任何 HDL 代码前，要建立一个设计库来存放编译结果。选取 Design \ Create a New Library 生成一个新的设计库。确定选取 Create: a new library and a logical mapping to it，在 Library Name 域中键入 work，然后选取OK。这就在当前目录中建立了一个子目录，即你的设计库。ModelSim 在这个目录中保存了名为_info 的特殊文件。
6 I( N# h+ Q5 Z: k1 W

tick_tock

找到希望了，终于有一个可以好好学习研究的地方了。半导体的微电子设计挺好的

Maskman

& b/ P4 }* c$ L5 t
  i0 v8 U' n- o; Z8 W' P# H" [VHDL Simulation。是用来写硬件电路的，电路设计的编程语言。