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altera FPGA 倍频怎么设置

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1#
发表于 2022-9-16 11:16 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 up_on 于 2022-9-16 13:09 编辑
- K' l) x6 n" y' k' M" g0 M% V% ^5 P! b
型号:EP2C8Q208C8N
! X0 l: R9 t4 p

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2#
发表于 2022-9-16 13:08 | 只看该作者
1. 检查你使用的altera FPGA开发板的使用说明,查看里面是否有支持10倍频的pll。$ J5 S, G; G0 S5 c
2. 如果有,请使用altera_mf 文件,找到该FPGA开发板里面倍频pll的实例化模块的名称 比如叫 altera_pll 然后输入需要倍频的参数。( V% V9 s. g9 B& M# T: g
3. 在进行管教映射的使用,参照开发板的使用说明,把时钟输入引脚指定到参考说明的输入引脚, 把时钟输出(倍频后)的引脚指定到参考说明的输出引脚。

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3#
发表于 2022-9-16 13:17 | 只看该作者
使用IP core, altera里面是PLL,设置输出频率,输入频率,Quartus工具会自动设置倍频和分频因子。也可以手动设置,输出相应频率的时钟。
, n' ]3 D  m( s1 q2 I! k当然系数是有限制的。

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4#
发表于 2022-9-16 13:23 | 只看该作者
用PLL锁相环,锁相环有IP核!
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