MAX3000A可编程逻辑器件DataSheet

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MAX3000A器件包含32到512个宏单元，组合成16个宏单元组，称为逻辑阵列块(LAB)。每个宏单元都有一个可编程的与/固定的或阵列和一个可配置的寄存器，具有独立的可编程时钟、时钟启用、清除和预设功能。为了构建复杂的逻辑功能，每个宏单元可以补充可共享扩展器和高速并行扩展器乘积项，每个宏单元提供多达32个乘积项。MAX3000A器件提供可编程速度/功率优化。设计的速度关键部分可以高速/全功率运行，而其余部分则以低速/低功率运行。这一速度/功率优化特性使设计人员能够配置一个或多个宏单元以50%或更低的功率运行，同时仅增加一个标称时序延迟。MAX3000A器件还提供了一个选项，可降低输出缓冲器的压摆率，从而在非速度关键信号切换时最大限度地减少噪声瞬变。所有MAX3000A器件的输出驱动器均可设置为2.5V或3.3V，并且所有输入引脚都可承受2.5-V、3.3-V和5.0-V，从而允许MAX3000A器件用于混合电压系统。Altera开发系统支持MAX3000A器件，这些集成软件包提供原理图、文本（包括VHDL、Verilog HDL和Altera硬件描述语言(AHDL)）以及波形设计输入、编译和逻辑综合、仿真和时序分析和设备编程。该软件提供EDIF200和300、LPM、VHDL、Verilog HDL和其他接口，用于其他基于行业标准PC和UNIX工作站的EDA工具的额外设计输入和仿真支持。该软件可在基于Windows的PC以及Sun SPARCstation和HP9000系列700/800工作站上运行。


特点：
& L& n2 ]9 a: [■ 基于 MAX® 架构的高性能、低成本 CMOS EEPROM 可编程逻辑器件 (PLD)（见表 1）
■ 通过内置 IEEE Std 实现 3.3V 系统内可编程性 (ISP)。具有高级引脚锁定功能的 1149.1 联合测试行动组 (JTAG) 接口
– ISP 电路符合 IEEE 标准。 1532
7 w, ^" w- {5 f■ 符合 IEEE 标准的内置边界扫描测试 (BST) 电路。 1149.1-1990
. b" v4 v4 z$ W6 C! P+ v/ ~■ 增强的 ISP 功能：
– 增强的 ISP 算法可加快编程速度
– ISP_Done 位以确保完整的编程
– 在系统编程期间 I/O 引脚上的上拉电阻
0 V& p$ n  \+ M4 z2 `■ 600 到 10,000 个可用门的高密度 PLD
■ 4.5-ns 引脚到引脚逻辑延迟，计数器频率高达 227.3 MHz
■ MultiVoltTM I/O 接口使器件内核能够在 3.3 V 下运行，而 I/O 引脚与 5.0–V、3.3–V 和 2.5–V 逻辑电平兼容
- _9 e+ v" q" l; D/ T: x7 A+ I" ]■ 各种薄四方扁平封装 (TQFP)、塑料四方扁平封装 (PQFP)、塑料 J 引线芯片载体 (PLCC) 和 FineLine BGATM 封装的引脚数从 44 到 256
■ 热插拔支持
■ 可编程互连阵列 (PIA) 连续布线结构，可实现快速、可预测的性能
■ 工业温度范围

MAX3000A器件特性

Feature	EPM3032A	EPM3064A	EPM3128A	EPM3256A	EPM3512A
Usable gates	600	1,250	2,500	5,000	10,000
Macrocells	32	64	128	256	512
Logic array blocks	2	4	8	16	32
Maximum user I/O pins	34	66	98	161	208
tpD (ns)	4.5	4.5	5.0	7.5	7.5
tsu (ns)	2.9	2.8	3.3	5.2	5.6
圮01 (ns)	3.0	3.1	3.4	4.8	4.7
fcNT (MHz)	227.3	222.2	192.3	126.6	116.3

MAX3000A器件架构基于高性能LAB的链接。LAB由16个宏单元阵列组成，如图1所示。多个LAB通过PIA链接在一起，PIA是一条由所有专用输入引脚、I/O引脚和宏单元供电的全局总线。
/ g$ M* N5 W' n: OMAX3000A宏单元可以单独配置为顺序或组合逻辑操作。宏单元由三个功能块组成：逻辑阵列、乘积项选择矩阵和可编程寄存器。图2显示了一个MAX3000A宏单元。

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