verilog设计中 如何将某个信号延迟一个或多个时钟？

I_believe

如图所示，如何写代码才能将数据data延迟一个或多个clk？
6 f- Z# n5 @$ f注：data的数据改变都是在clk上升沿进行改变的。
8 B4 f. Q; r8 ~3 s/ _

duhe3hfu

很简单打拍啊
reg new_data0 ;
reg new_data1 ;
always@(posedge clk) begin
new_data0 <=data;
4 z. M1 W6 l# c0 v. k( Q3 c* hnew_data1 <=new_data0 ;
end
+ v/ m3 T: x; ]4 x7 B图中new_data打了2拍，就是代码中的new_data1

I_believe

duhe3hfu 发表于 2022-9-7 16:13
- Q* V# S+ ?: n& }% {3 s3 a很简单打拍啊
3 ~9 Q7 [. \% i* R1 S5 ^9 ?7 y  {reg new_data0 ;
reg new_data1 ;

clk上升沿的时候采data的值，准确吗？因为data是在clk上升沿的时候变化的，不会导致不准确码？
" D- }% B  R  y0 X2 x+ M/ ?8 z8 r# j

duhe3hfu

对齐只是画波形图的理想情况，实际上data和new_data都有一点点滞后，但是data和new_data的变化是对齐的