verilog设计中 如何将某个信号延迟一个或多个时钟？

I_believe

如图所示，如何写代码才能将数据data延迟一个或多个clk？
注：data的数据改变都是在clk上升沿进行改变的。
% }& H  F# M. r, R' n

$ L' [1 P  s! p, Y

duhe3hfu

很简单打拍啊
* `: n6 G& h, H# `reg new_data0 ;
- S6 ~0 }: m9 X* k/ A1 |/ K% }7 jreg new_data1 ;
always@(posedge clk) begin
: Q/ A  Y' o  l2 Y& ^new_data0 <=data;
, W; a- q/ ^" P/ Z9 @new_data1 <=new_data0 ;
' v3 b7 q+ D( M% ]1 c* \& jend
图中new_data打了2拍，就是代码中的new_data1

I_believe

duhe3hfu 发表于 2022-9-7 16:13
很简单打拍啊
reg new_data0 ;
reg new_data1 ;

clk上升沿的时候采data的值，准确吗？因为data是在clk上升沿的时候变化的，不会导致不准确码？

duhe3hfu

对齐只是画波形图的理想情况，实际上data和new_data都有一点点滞后，但是data和new_data的变化是对齐的