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verilog设计中 如何将某个信号延迟一个或多个时钟?

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    2022-1-29 15:03
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    [LV.1]初来乍到

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    1#
    发表于 2022-9-7 15:07 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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    如图所示,如何写代码才能将数据data延迟一个或多个clk?
    6 f- Z# n5 @$ f注:data的数据改变都是在clk上升沿进行改变的。
    8 B4 f. Q; r8 ~3 s/ _
    & z, B+ I5 ^1 ]$ ]$ w4 M
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    开心
    2022-1-29 15:03
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    [LV.1]初来乍到

    2#
    发表于 2022-9-7 16:13 | 只看该作者
    很简单打拍啊5 q& s; U, ?) y* i: [* g6 q
    reg new_data0 ;8 k$ h/ {: Q" X" |4 c
    reg new_data1 ;7 p! E2 ]: z  t# e
    always@(posedge clk) begin4 [2 n% s9 n! n
    new_data0 <=data;
    4 z. M1 W6 l# c0 v. k( Q3 c* hnew_data1 <=new_data0 ;) W) u/ X3 ?4 I
    end
    + v/ m3 T: x; ]4 x7 B图中new_data打了2拍,就是代码中的new_data1

    点评

    clk上升沿的时候采data的值,准确吗?因为data是在clk上升沿的时候变化的,不会导致不准确码?  详情 回复 发表于 2022-9-7 16:42
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    [LV.1]初来乍到

    3#
     楼主| 发表于 2022-9-7 16:42 | 只看该作者
    duhe3hfu 发表于 2022-9-7 16:13
    - Q* V# S+ ?: n& }% {3 s3 a很简单打拍啊
    3 ~9 Q7 [. \% i* R1 S5 ^9 ?7 y  {reg new_data0 ;# _0 O3 K& r. q. v) M( ~6 H, L' g% s
    reg new_data1 ;
    $ S/ |7 t' j( v
    clk上升沿的时候采data的值,准确吗?因为data是在clk上升沿的时候变化的,不会导致不准确码?
    " D- }% B  R  y0 X2 x+ M/ ?8 z8 r# j
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    [LV.1]初来乍到

    4#
    发表于 2022-9-7 17:07 | 只看该作者
    对齐只是画波形图的理想情况,实际上data和new_data都有一点点滞后,但是data和new_data的变化是对齐的
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