用Verilog如何实现这个要求？

purpose_857 · 发表于 2022-9-7 13:47

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本帖最后由 purpose_857 于 2022-9-7 14:31 编辑

输入A，输出B，需要A的下降沿时B为1，A的上升沿时B为0。不能在两个always之中分别对同一个变量赋值的情况下，用Verilog如何实现这个要求？

unfaithful2021 · 发表于 2022-9-7 14:31

比较简单的方法，用高速时钟对a采样

whatever_ · 发表于 2022-9-7 14:47

还有个法，不提倡
类似倍频的方法，将a分两路，一路经过反相延迟与另一路同异或，用得到的信号采样a也可

someone · 发表于 2022-9-7 14:58

其实最好的方法就是有一高速的时钟，
分别判断两个信号的下升沿与下降沿。（用移位去做）
但信号会有一个高速时钟周期的延时。

li205212021 · 发表于 2022-9-7 15:02

B必须是在A的下降沿及上升沿时锁存，不能简单地B=~A。

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