基于FPGA的高速数据传输系统设计与实现

dragongfly · 发表于 2022-9-7 11:01

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为了满足国家重点专项"量子科学实验卫星"中"量子存储板"高速串行数据传输的测试要求，提出了一种以Nios II嵌入式处理器为控制核心，TLK2711、RS422、USB2.0和千兆以太网为传输接口的高速数据传输解决方案;系统采用 TLK2711完成高速数据的串并转换，采用 RS422完成命令和控制信号的传输，实现与"量子存储板"的高速数据传输;利用 Xilinx 公司 Zynq一7000 芯片独有的 ARM＋FPGA架构实现千兆以太网完成数据的高速传输，利用 EXAR公司 XR21V1414 USB 转串口芯片实现命令、遥测等数据的传输;采用Labview编写上位机控制整个系统的运行，实现命令发送、指令解析、运行状态显示、数据帧产生、高速数据传输、解析和存储等功能;实测结果表明，此系统数据传输速率高达600 Mbps∶满足高速串行数据传输的要求，目具有稳定性高、可靠性好等优点。
随着数字信号处理技术的蓬勃发展，在雷达信号处理、遥感数据处理、无人机实时监测、卫星通信、量子通信、航测等众多领域，复杂、庞大的数据传输和处理面临着严峻的挑战。日益剧增的原始数据、庞大的实时运算量和高度复杂的算法都对处理、传输速度提出了更高的要求，高速、稳定、安全、高效的数据传输方案成为整个系统不可分割的组成部分和技术难点。
TLK2711是一种基于串行/解串技术的高速收发器件，单路传输速度高达 2.5 Gbit/s。TLK2711 采用VML 差分信号，具有较好的抗干扰能力;采用自同步通信方式，利用时钟和数据恢复技术实现串行代替并行传输，有效解决了传输中信号和时钟的偏移问题。此外，串行技术充分利用传输媒介的信道容量，减少所需要的连接器的引脚数目，设备及电缆布线更为简单，系统的抗干扰能力更强。
千兆以太网是在以太网基础上发展起来的，完全兼容大量使用的以太网，除了具有高效、高速、高性能等优点外，还能实现电气完全隔离，在数据传输中有显著的优势。
NiosII是 Altera公司推出的32位基于 RISC指令集的处理器软核。用户可以根据自身的需求定制具有特定功能的嵌入式处理器。随着技术的发展，Nios II功能日益完善，处理能力逐渐增强，在 FPGA 中内置软核的数据处理方式已经应用于各种领域，并逐渐成为一种研究趋势。
本文根据国家重点专项"量子科学实验卫星"中"量子存储板"的测试要求，以及 TLK2711、Nios II和千兆以太网的众多优点，设计和实现了一种新型高速数据传输系统。该系统以定制的Nios II嵌入式处理器为控制核心，通过TLK2711和 RS422 与"量子存储板"完成数据交互，将接收的数据通过千兆以太网、串口传输给上位机，上位机完成数据实时解析、存储，显示"量子存储板"的运行状态;用户将数据包、指令通过千兆以太网、串口下发给系统，实现对"量子存储板"的控制。

1、系统硬件设计
本系统以Altera公司的Cyclone V系列的EP5CGXFC3B7F23C8N芯片作为控制核心，内嵌 Nios Ⅱ嵌入式处理器控制整个系统的运行。通过 TLK2711 和 RS422 与"量子存储板"对接，TLK2711用于高速数据传输，RS422用于传输控制信号和命令。FPGA将 TLK2711传来的数据通过千兆以太网传输给上位机;上位机将数据包通过千兆以太网发送给 FPGA，FPGA将接收的数据通过 TLK2711 和控制信号发送给"量子存储板"实现高速数据的传输。上位机将命令通过串口发送给 FPGA，FPGA完成命令解析和下发，接收"量子存储板"回传的遥测数据，将其发送给上位机。FPGA 控制AD完成对供电接口电压、电流的实时采样，上传结果，实现对电源的实时监测。系统硬件结构图如图1所示。

1.1 千兆以太网模块设计
千兆以太网模块采用Xilinx 最新的Zynq一7000 芯片实现，它将双 ARM Cortex一A9 MPCore 处理器系统和可编程逻辑紧密集成在一起，实现了ARM和 FPGA的无缝连接，设计者可以灵活选择，并且其性能完全不亚于传统的 ARM＋FPGA组合。本设计中将 TCP/IP协议栈移植到 ARM中实现千兆以太网功能，其 FPGA 部分用于时序控制和数据缓存。
为了降低维护难度，系统采用模块化设计，该模块只完成高速数据的传输。外部传来的上行数据在 FPGA侧先用 FIFO 缓存，当 FIFO中的数据满一帧后，将数据读出、打包通过以太网发送给上位机，上位机按照固定的协议完成数据的解析、显示、存储;用户将需要下发的数据包通过以太网下发，该模块完成解包并将数据写入下行数据缓存 FIFO中，外部数据接口监测 FIFO中是否有数据，一旦有数据就将其读出，控制TLK2711和控制信号将数据按照固定的帧格式发送给"量子存储板"。数据传输方案如图 2所示。

1.2 定制 Nios I嵌入式处理器
Nios II嵌入式处理器用于控制整个系统的运行，代替传统的 DSP+FPGA架构中的 DSP，这样不仅节约了成本而且减小了系统的体积。该处理器的结构如图3所示。系统中Nios II 嵌入式处理器主要用于接收上位机通过 USB转串口发送的指令，完成指令解析将结果用 Status 输出，FPGA根据Status的值是能系统;当产生 AD读取上升沿中断时，Nios ⅡI读取 AD 采样结果，按照固定的帧格式将数据打包通过串口发送给上位机，上位机按照协议完成解析、显示。

Maskman · 发表于 2022-9-7 11:28

EP5CGXFC3B7F23C8N芯片作为控制核心，这个芯片怎么样？

瞪郜望源_21 · 发表于 2022-9-7 11:59

真是不错，很是美味和地道，琢磨琢磨

jack_are · 发表于 2022-9-7 14:13

本帖最后由 jack_are 于 2022-9-10 10:21 编辑

真是不错，多多分享实际的例子、有实际用处的。

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