找回密码
 注册
关于网站域名变更的通知
查看: 147|回复: 3
打印 上一主题 下一主题

用Verilog如何实现这个要求?

[复制链接]

该用户从未签到

跳转到指定楼层
1#
发表于 2022-9-6 10:19 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

EDA365欢迎您登录!

您需要 登录 才可以下载或查看,没有帐号?注册

x
用Verilog如何实现这个要求?/ X: R# q, }2 S* X1 A0 ~, v6 Z. p, r) W
输入A,输出B,需要A的下降沿时B为1,A的上升沿时B为0。在两个always之中分别对同一个变量赋值的情况下,用Verilog如何实现这个要求?# I9 A. ]4 Q% k/ }* M5 M

该用户从未签到

2#
发表于 2022-9-6 13:21 | 只看该作者
比较简单的方法,用高速时钟对a采样

该用户从未签到

3#
发表于 2022-9-6 13:25 | 只看该作者
有个方法,不提倡* a+ i1 N2 K/ f) m& U/ @
类似倍频的方法,将a分两路,一路经过反相延迟与另一路同异或,用得到的信号采样a也可  
  • TA的每日心情
    开心
    2022-1-21 15:08
  • 签到天数: 1 天

    [LV.1]初来乍到

    4#
    发表于 2022-9-6 13:33 | 只看该作者
    B必须锁存5 M# Y/ E7 e6 W7 B  j0 W; K  b
    B必须是在A的下降沿及上升沿时锁存,不能简单地B=~A。
    您需要登录后才可以回帖 登录 | 注册

    本版积分规则

    关闭

    推荐内容上一条 /1 下一条

    EDA365公众号

    关于我们|手机版|EDA365电子论坛网 ( 粤ICP备18020198号-1 )

    GMT+8, 2025-11-1 06:54 , Processed in 0.140625 second(s), 23 queries , Gzip On.

    深圳市墨知创新科技有限公司

    地址:深圳市南山区科技生态园2栋A座805 电话:19926409050

    快速回复 返回顶部 返回列表