用Verilog如何实现这个要求？

wp2022abc · 发表于 2022-9-6 10:19

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用Verilog如何实现这个要求？
输入A，输出B，需要A的下降沿时B为1，A的上升沿时B为0。在两个always之中分别对同一个变量赋值的情况下，用Verilog如何实现这个要求？

Mb_Matthew · 发表于 2022-9-6 13:21

比较简单的方法，用高速时钟对a采样

aid4her · 发表于 2022-9-6 13:25

有个方法，不提倡
类似倍频的方法，将a分两路，一路经过反相延迟与另一路同异或，用得到的信号采样a也可

R_myself · 发表于 2022-9-6 13:33

B必须锁存
B必须是在A的下降沿及上升沿时锁存，不能简单地B=~A。

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