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通常用verilog编程的话都要定义一个CLK输入端口,用于外部输入时钟信号。8 i, }' C7 Z: m. Y4 C: D% J% F9 q, f
x
EDA365欢迎您登录!您需要 登录 才可以下载或查看,没有帐号?注册  那么为了硬件的独立性,我希望自己生成一个CLK信号,然后对其输出,用示波器或者逻辑分析仪进行观察。可以吗?已知FPGA的工作频率是50MHz
 + b) n) n. ?% [  v9 ?我是这样写的
 " Z) x* z; e& e; K- D3 emodule freq(out_clk)+ ?. H5 W) n! C& E* r# h
 output reg out_clk=0;! R0 _" Y- s6 \' c" z2 l. s$ G
 reg clk=0;* w- u2 _& I4 s$ z  l2 i
 always0 [$ F4 W2 E# W
 begin/ L6 ]! [3 v: I  ?; |* q
 clk<=~clk# g. J3 Z8 b3 m: B5 r* z, l
 end7 m$ @- n# n: N7 G5 t. H; ?
 
 ' V$ v; F& V* oalways@(posedge clk)
 9 z' o; ^8 b" H2 e5 T4 ?begin" Z) E& l: D% b+ n9 H6 e
 //这里可以添加计时器变量,实现降频输出  q  o: T! D6 w9 l, r8 N
 out_clk <= ~out_clk: `$ e: p2 B; p: _
 end# p) l5 K1 Y# s/ s+ \& ~7 ], k
 
 , v' A- V% y  i- S' Yendmodule
 6 V% z; v, B$ V, f# y; ~+ \2 w1 j! M
 我用quartus进行仿真发现out_put的输出永远都是0.4 ?! f# Y, i* \; U4 I7 j9 \0 x
 请问这个该如何解决?8 t4 o2 h, K0 t4 O) b! z
 或者有什么好的写法吗?
 0 M  D* h5 Q# e6 L
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