找回密码
 注册
关于网站域名变更的通知
查看: 158|回复: 2
打印 上一主题 下一主题

基于FPGA双线性插值实现的视频图像缩放显示

[复制链接]

该用户从未签到

跳转到指定楼层
1#
发表于 2022-9-5 10:12 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

EDA365欢迎您登录!

您需要 登录 才可以下载或查看,没有帐号?注册

x
摘要:对几种常用的图像缩放算法进行了比较,在权衡了算法复杂度、缩放效果和FPGA逻辑资源等3大因素后,选择了双线性插值算法来实现图像缩放。重点介绍了双线性插值算法和该方法的FPGA硬件实现方法,包括图像数据缓冲单元、插值系数生成单元以及插值计算单元等。应用结果表明,双线性插值算法及其硬件实现模块达到了预期的效果。关键词:图像缩放;FPGA;双线性插值4 k5 e) n; b4 b% \  @9 `; s" F
% x6 E. g, V) S% u" J
2、算法原理
: J& y, [3 L  Q& I2.1算法选择
0 m' r  A( K. @( M6 E3 C图像缩放算法种类较多,几乎都是通过插值算法实现的,传统的插值算法有:最近邻插值、双线性插值和立方卷积插值等。最简单的插值方法是最近邻插值,与其他两种插值算法相比,最近邻插值具有简单快速的特点,但是对于近邻像素点的灰度值有较大改变,细微结构是粗糙的。双线性插值方法具有低通滤波器性质,使高频信息受损,图像轮廓模糊,但边缘处的过渡比较自然。与最近邻插值相比,它的计算量较大,但缩放后的图像质量高,不会出现像素值不连续的情况,在对图像边缘质量要求不是非常高的情况下,这种方法是完全可以接受的。立方卷积法计算量要比双线性插值大很多,但精度高,能保持较好的图像边缘细节。实际应用中,因为FPGA内的逻辑资源有限,而算法越复杂占用的逻辑资源就越多,对FPGA完成图像的实时缩放有重要影响,所以实际应用中应选择合适的算法,并非精度越高越好。综上所述,本文选用双线性插值算法来实现图像缩放。
7 X& r2 l7 T, M) c0 O" G/ M' e4 ~  e; p2 ?3 S8 H. G8 {
2.2双线性插值算法8 o5 o9 [6 c3 a& |- ]+ H; L: A
在双线性插值中,新创建的图像的像素值是由原图像位置在它附近的(2×2)个邻近像素的值通过加权平均计算得出的,然后由新图像的某个像素(x,y)映射到原始图像(x',y')处,对x′、y′取整得到(u,v)并得到(u+1,v)、(u,v+1)和(u+1,v+1)的值,利用双线性插值得到像素点(x,y)的值并写回新图像。图1为双线性插值的原理图。
9 Q0 [) a9 B7 o9 D / |* \+ Z$ S' ^5 j% x3 d

' ?) f/ H# z0 I( T' s3、算法的FPGA实现FPGA选用Altera公司型号为EP1CQ-240I7的工业级FPGA。整个算法主要由图像数据缓冲模块、系数生成和逻辑控制模块、双线性插值计算模块等3大模块来实现,如图2所示。" O, \9 K4 ?( v, P

5 P7 l5 A4 }6 O( g7 ]' k8 ^/ U1 [, M1 P5 D" b4 ~
3.1图像数据缓冲
7 k0 L! D) C; E1 L6 Q数字视频信号的数据量很大,传输带宽特别高。在用硬件系统对数字视频图像进行实时处理时,需要建立一个图像数据的存储缓冲机制,为插值运算及时准确地提供图像数据。一般情况下,需要采用片外大容量高速存储器存储至少两帧的图像数据,利用“Ping-Pong”轮换机制实现图像数据缓冲。当需要使用一帧内像素点数据时,可以及时从一个存储器中读取;与此同时,连续的图像数据被存至另一个存储器中。但是,这样的帧存储器不仅增加了成本,还要在FPGA内利用逻辑模块设计帧存控制逻辑。为了降低成本,提高系统集成度,本文利用FPGA的内部逻辑资源为每一彩色通道设计了一组由3个双端口RAM(DPRAM)组成的图像数据缓冲阵列,并将这样一个缓冲阵列称为行缓冲器。" N+ N! f! P1 J) y3 _

, j$ W( v  q& ~1 z- D0 _+ O9 v* w3.2插值系数生成
) N4 b$ s/ Y6 L* Y根据双线性插值运算公式及二维图像插值的FPGA实现方法,两个运算系数dx和dy需要准确及时地求出,提供给插值运算单元,并且只有当生成的系数在时序节拍上与图像数据存储、插值计算单元的时序配合一致时,才能有效地完成整幅图像的插值运算。因此,在生成系数的同时,必须能够给出系数在原图像中对应邻近像素点的坐标信息,即在DPRAM中的存储地址,以便图像数据缓冲模块可以同步地取出参与运算的4个图像数据。
3 v7 D- t2 t2 m5 P
0 L0 `  x9 k2 [5 I
/ R5 Z' ^3 ]! |* Q, m请下载附件查看% }, j/ ^! o; l' @% [
: E8 G. w% t( z

! ~8 J5 G% ?# H" p* p( u1 }

FPGA实现的视频图像缩放显示.pdf

1.22 MB, 下载次数: 0, 下载积分: 威望 -5

该用户从未签到

2#
发表于 2022-9-5 10:59 | 只看该作者
本帖最后由 RGB_lamp 于 2022-9-10 09:32 编辑
7 ^6 |: b4 h. p
9 `* D, E: m: B严谨的资料,带来清新的思维、活跃的创新。

该用户从未签到

3#
发表于 2022-9-5 13:38 | 只看该作者
给了我很多启示。
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

推荐内容上一条 /1 下一条

EDA365公众号

关于我们|手机版|EDA365电子论坛网 ( 粤ICP备18020198号-1 )

GMT+8, 2025-10-6 03:25 , Processed in 0.140625 second(s), 26 queries , Gzip On.

深圳市墨知创新科技有限公司

地址:深圳市南山区科技生态园2栋A座805 电话:19926409050

快速回复 返回顶部 返回列表