Verilog HDL数字逻辑电路介绍

STGing

数字逻辑电路的构成：
- 组合逻辑：输出只是输入逻辑电平的函数（有延时），与电路的原始状态无关。
- 时序逻辑：输出不只是输入的逻辑电平的函数，还与前一状态有关。同步时序逻辑是在同一时钟跳变节拍的前提下，如输入条件满足，则进入下一状态，否则仍留在原来的状态的状态机。

" J; F; `# }. m8 C: }  q组合逻辑举例之一：一个八位数据通路控制器
) K+ ^) h& n( {3 n% ?6 }7 _`define   ON   1 ‘b 1
. n+ |- y; `1 s! F( q1 ``define  OFF  1 ‘b 0
wire ControlSwitch;
wire [7:0] Out, In;
2 X0 m& j% L, q6 C1 E: L1 [/ U assign  Out =  (ControlSwith== `ON) ? In  : 8 ‘h00

一个八位数据通路控制器的波形：
; B& f, c. Q% u& U$ J, l  A
; z6 I* A, [- G; {1 `) E0 j
# R6 a  l- \- f7 Z/ W" N* T5 C* P! z开关逻辑应用举例：寄存器间数据流动的控制开关

4 S" o8 N8 ^% H
% b* z7 v8 a1 |" Y! t2 m1 F开关逻辑应用举例：寄存器间数据流动的控制开关

+ @. V+ l" R8 x: ^如果能严格以时钟跳变沿为前提，按排好时序，来操作逻辑系统中每一个开关Si，则系统中数据的流动和处理会按同一时钟节拍有序地进行，避免了冒险和竞争现象，时延问题就能有效地加以解决。
利用有限状态机就能产生复杂的以时钟跳变沿为前提的同步时序逻辑，并提供操作逻辑系统的开关阵列所需要的复杂控制时序（具有信号无锁和先后次序等要求的）。
8 k7 `, n- R0 Z/ c, z
如果我们能设计这样一个电路：
1 e9 ]8 N0 C. s8 b2 u/ ^1）能记住自己目前所处的状态 ；
/ M- W! T0 ~1 Z1 P) p1 }% B9 E2）状态的变化只可能在同一个时钟的跳变沿时刻发生，而不可能发生在任意时刻；
3）在时钟跳变沿时刻，如输入条件满足，则进入下一状态，并记住自己目前所处的状态，否则仍保留原来的状态；
4）在进入不同的状态时刻，对系统的开关阵列做开启或关闭的操作。
- V0 `7 J2 L8 u5 ]有了以上电路，我们就不难设计出复杂的控制列序来操纵系统的开关阵列。能达到以上要求的电路就是时序和组合电路互相结合的产物：同步有限状态机和由状态和时钟共同控制的开关逻辑。我们只要掌握有限状态机的基本设计方法，加上对基本电路的掌握，再加上对数据处理的过程的细致了解，我们就能设计出符合要求的复杂数字逻辑系统。
) ]- x( F' _0 l  U5 \

Ele_insect

感谢分享学习了

名字好听吗

希望可以取得很大的收获。学习学习