FPGA中使用PLL所能达到的最大输出频率

Felix_456

在quartus中使用altpll这个ip核，其所能输出的最大频率是由什么决定的。在配置altpll时没有报错，但是在综合报告的Fmax中却显示其输出最大频率只能为120MHZ左右（实际上已经将频率倍频至150M），这连个哪个可信，而且后面在对时钟约束后，Fmax summary中有没有了关于PLL输出的限制，这是怎么回事
- k7 a5 Z7 E9 C/ v我用的是cyclone 3系列
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fuu65iwi

cyclone 3跑150M应该可以的，以前跑过184.32MHz也是可以的，
Fmax表示当前你的逻辑综合后，最多只能跑120MHZ，PLL输出可以到150MHz，然后给到你只能跑120MHz的逻辑，当然肯定是不行的了。
想办法修改你的代码，让它能跑到150MHz以上，才行的。

Felix_456

fuu65iwi 发表于 2022-9-1 13:10
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. Y4 t# d, {3 S  g, d5 gFmax表示当前你的逻辑综合后，最多只能跑120M ...

哦，原来是这样啊，在quartus中调用modelsim进行gatelevel simulation出现如下错误，请问您碰到过吗？而且错误是随着仿真所采用的频率改变的

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fuu65iwi

说你的hold时间不满足要求，也就是时序不满足要求。修改代码吧。