FPGA中使用PLL所能达到的最大输出频率

Felix_456

在quartus中使用altpll这个ip核，其所能输出的最大频率是由什么决定的。在配置altpll时没有报错，但是在综合报告的Fmax中却显示其输出最大频率只能为120MHZ左右（实际上已经将频率倍频至150M），这连个哪个可信，而且后面在对时钟约束后，Fmax summary中有没有了关于PLL输出的限制，这是怎么回事
* W9 J7 i- I& o5 n+ y: W! x6 o6 G, Z我用的是cyclone 3系列

fuu65iwi

cyclone 3跑150M应该可以的，以前跑过184.32MHz也是可以的，
) P3 @$ g1 C( G- [# a9 t: Z; mFmax表示当前你的逻辑综合后，最多只能跑120MHZ，PLL输出可以到150MHz，然后给到你只能跑120MHz的逻辑，当然肯定是不行的了。
0 r  e6 P/ v) d+ n0 R0 K* h% C想办法修改你的代码，让它能跑到150MHz以上，才行的。

Felix_456

fuu65iwi 发表于 2022-9-1 13:10
6 ~1 @6 H. n8 p- {cyclone 3跑150M应该可以的，以前跑过184.32MHz也是可以的，
  C; ~7 \' T1 C9 T4 p0 x9 }# kFmax表示当前你的逻辑综合后，最多只能跑120M ...

3 l3 ?# }3 M$ c哦，原来是这样啊，在quartus中调用modelsim进行gatelevel simulation出现如下错误，请问您碰到过吗？而且错误是随着仿真所采用的频率改变的
" _( B0 T- x- E* X. e; U8 r

• 
  
  
  

: v- n6 \1 \, C
5 A8 Z9 R: K2 @) h0 q/ d9 ^
3 v) v! }( L3 Q( X

fuu65iwi

说你的hold时间不满足要求，也就是时序不满足要求。修改代码吧。