简述基于eda软件的fpga/cpld设计流程主要包括哪几个步骤？

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简述基于eda软件的FPGA/cpld设计流程主要包括哪几个步骤？
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设计--仿真--综合--约束--布局布线--生成bit流--下载--班级调试--完成
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理论的

1、功能定义/器件选型

; Z& n5 Z. E+ G一般都采用自顶向下的设计方法，把系统分成若干个基本单元，然后再把每个基本单元划分为下一层次的基本单元，一直这样做下去，直到可以直接使用EDA元件库为止。

! u, U2 y8 p* `4 R3 D% T/ l2、设计输入

- h. l! s9 z  }/ p! p9 J设计输入是将所设计的系统或电路以开发软件要求的某种形式表示出来，并输入给EDA工具的过程。常用的方法有硬件描述语言(HDL)和原理图输入方法等。原理图输入方式是一种最直接的描述方式，在可编程芯片发展的早期应用比较广泛，它将所需的器件从元件库中调出来，画出原理图。

/ ]7 R  Q7 X7 q% l( z, ~3、功能仿真

8 O7 V4 G* r8 \! e4 ~( |8 v# I4 v功能仿真也称为前仿真是在编译之前对用户所设计的电路进行逻辑功能验证，此时的仿真没有延迟信息，仅对初步的功能进行检测。
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: Z# H1 S7 O7 u' M! h( X2 p. D4、综合优化

. [% w/ F) o% v, H& a$ E8 |所谓综合就是将较高级抽象层次的描述转化成较低层次的描述。综合优化根据目标与要求优化所生成的逻辑连接，使层次设计平面化，供FPGA布局布线软件进行实现。

$ A1 ?- k: ?9 C" m' Z; s4 X/ ]5、综合后仿真

综合后仿真检查综合结果是否和原设计一致。在仿真时，把综合生成的标准延时文件反标注到综合仿真模型中去，可估计门延时带来的影响。但这一步骤不能估计线延时，因此和布线后的实际情况还有一定的差距，并不十分准确。
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6、实现与布局布线
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' o2 D9 z5 \/ v4 d3 i布局布线可理解为利用实现工具把逻辑映射到目标器件结构的资源中，决定逻辑的最佳布局，选择逻辑与输入输出功能链接的布线通道进行连线，并产生相应文件(如配置文件与相关报告)，实现是将综合生成的逻辑网表配置到具体的FPGA芯片上，布局布线是其中最重要的过程。

+ l3 C* l+ I2 X8 }7、时序仿真
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& G7 W/ r$ n- u  ?" r时序仿真，也称为后仿真，是指将布局布线的延时信息反标注到设计网表中来检测有无时序违规(即不满足时序约束条件或器件固有的时序规则，如建立时间、保持时间等)现象。时序仿真包含的延迟信息最全，也最精确，能较好地反映芯片的实际工作情况。

9 V: T8 w* |1 k* }, A& e4 w; P8、板级仿真与验证

板级仿真主要应用于高速电路设计中，对高速系统的信号完整性、电磁干扰等特征进行分析，一般都以第三方工具进行仿真和验证。
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8 W7 o5 w# b* U# S9、芯片编程与调试
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3 _6 @4 ^3 R5 r* l! m设计的最后一步就是芯片编程与调试。芯片编程是指产生使用的数据文件(位数据流文件，Bitstream Generation)，然后将编程数据下载到FPGA芯片中。其中，芯片编程需要满足一定的条件，如编程电压、编程时序和编程算法等方面。