FPGA 对IO属性分配时,缺少了key,clk这两个逻辑，请问是什么原因？

peerless2021 · 发表于 2022-8-15 15:07

EDA365欢迎您登录！

您需要登录才可以下载或查看，没有帐号？注册

x

FPGA 按键控制1秒计数器的启动与停止来控制LED[7:0]，每当满一秒时，led[7:0]+1。编写程序后，对IO属性分配时，只有LED逻辑，缺少了key,clk这两个逻辑（如图），请问是什么原因？本人刚学习FPGA，希望大佬指点一下，非常感谢。
////////////////////////以下为代码部分，写的不好之处，请大佬批评指导，(FPGA资源为美高森美A3PE）
module keyin( clk,led,key1);

input clk;
input key1;

output led;

//software reset
reg [31:0]rst_cnt=0;
reg rst_n;

always@(posedge clk)begin
if(rst_cnt==32'd39999999)
rst_n<=1'b1;

else
begin
rst_cnt<=rst_cnt+1;
rst_n<=0;
end
end

//check key change
reg low_sw1;
reg low_sw1_r;
reg [19:0] sample_cnt;

//key_a
always@(posedge clk or negedge rst_n)begin
if(!rst_n)begin
low_sw1<=1'b1;
sample_cnt<=0;
end
else if(sample_cnt==799999)begin
sample_cnt<=0;
low_sw1<=key1;
end
else
sample_cnt<=sample_cnt+1;
end

always@(posedge clk or negedge rst_n)begin
if(!rst_n)begin
      low_sw1_r<=1'b1;
end
else
      begin
      low_sw1_r<=low_sw1;
end
end

wire key_en;

assign key_en=low_sw1_r&(~low_sw1); //pulse edge check

//1s timer
reg [24:0]time_cnt;
reg time_en;
reg [7:0]led;

always@(posedge clk )begin //这里想用按键来控制计数器开始与停止
      if(!key_en)begin
         time_cnt<=0;
         //time_en<=0;
         led<=0;
      end
      else begin
            // if(key_en)
                  if(time_cnt==25'd39999999)begin
                     time_cnt<=0;
                     //time_en<=1;
                     led<=led+8'd1;
                     end
                  else begin
                     time_cnt<=time_cnt+1;
                     //time_en<=0;
                     led<=led;
                     end
            //  else
                  //  time_cnt<=time_cnt;
end
end
endmodule

hfiwioq · 发表于 2022-8-15 15:56

引脚分配应该和代码没太大关系。再找一找。

peerless2021 · 发表于 2022-8-15 17:26

hfiwioq 发表于 2022-8-15 15:566 f& q/ t! }, ?* H- g
引脚分配应该和代码没太大关系。再找一找。

是我的代码有问题，已经解决了，谢谢

帐号		自动登录	找回密码
密码			注册

FPGA 对IO属性分配时,缺少了key,clk这两个逻辑，请问是什么原因？

EDA365欢迎您登录！

点评

浏览过的版块

推荐内容 /1