怎么改善1PPS上升沿

unfaithful2021 · 发表于 2022-8-15 13:46

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FPGA输出的脉宽10ms的脉冲信号经过驱动芯片输出，输出信号上升沿怎么改善，保证上升时间＜1ns，输出电平5V。

whatever_ · 发表于 2022-8-15 14:44

这个要看后面什么负载了，比如容性负载，可以加上拉电阻试一下
负载多的话先通过一个专门的驱动会改善上升下降时间

unfaithful2021 · 发表于 2022-8-15 14:48

whatever_ 发表于 2022-8-15 14:440 T% f; K1 F# s' w' E& K( T% |2 L4 |
这个要看后面什么负载了，比如容性负载，可以加上拉电阻试一下0 d; E0 f [( I4 y. f
负载多的话先通过一个专门的驱动会改善上升 ...

输出要求是COMS电平，阻抗50欧。加了驱动芯片上升时间＞1ns了，找了几种片子，上升时间都在1ns以上，芯片里没有找到有关上升时间的指标，想着是不是要通过外围调节。

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