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V/G DRC

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janey0615
  • TA的每日心情
    奋斗
    2019-11-19 15:37

    • 签到天数: 1 天

    [LV.1]初来乍到
    跳转到指定楼层
    1#
    发表于 2022-8-10 10:21 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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    关于V/G DRC,有点疑惑，V/G DRC 是指“ Minimum Blind/Buried Via Gap”，那同层的B/B VIA 有这种要求可以理解，为什么不同层的B/B VIA也有这个要求呢？比如图片上的1：2 via和4:6 via，gap小于0.1mm在生产中难道会有什么问题吗？坐等大神解惑。谢谢。
    4 J9 {+ n% p8 e( R0 B  [

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    EDA365微信号及QQ群号！
    zc333
  • TA的每日心情
    慵懒
    2025-5-22 15:04

    • 签到天数: 609 天

    [LV.9]以坛为家II
    3#
    发表于 2022-8-11 20:10 | 只看该作者
    好像BB via  设置一下就可以不报这个错误提示
    & K+ i0 S: v* u

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    yangjinxing521
  • TA的每日心情
    怒
    2024-12-30 15:49

    • 签到天数: 77 天

    [LV.6]常住居民II
    4#
    发表于 2022-8-12 10:32 | 只看该作者
    上文件 看看

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    yangjinxing521
  • TA的每日心情
    怒
    2024-12-30 15:49

    • 签到天数: 77 天

    [LV.6]常住居民II
    5#
    发表于 2022-8-12 10:54 | 只看该作者
    激光孔定义为microvia，Core Via定义为BB via

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    155351394
  • TA的每日心情
    开心
    2024-4-29 15:07

    • 签到天数: 466 天

    [LV.9]以坛为家II
    6#
    发表于 2022-8-12 13:08 | 只看该作者
    :hug::hug:

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    mannyfen

    该用户从未签到
    7#
    发表于 2022-9-1 13:54 | 只看该作者
    setup-constrains-design option-bb via layer separation 后面方框里改为0

    点评

    janey0615
    多谢多谢，按照这个方法搞定了。  详情 回复 发表于 2022-10-12 09:30

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    janey0615
  • TA的每日心情
    奋斗
    2019-11-19 15:37

    • 签到天数: 1 天

    [LV.1]初来乍到
    8#
     楼主| 发表于 2022-10-12 09:30 | 只看该作者
    mannyfen 发表于 2022-9-1 13:547 b+ |5 M3 v3 q; g) ]. K
    setup-constrains-design option-bb via layer separation 后面方框里改为0

    8 b* `. s% W8 Q# G多谢多谢，按照这个方法搞定了。
    ; ^0 P& s; @- X7 Z, V

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