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EDA365电子论坛网»电子社区 › 研发技术版块 › FPGA|CPLD论坛 › CPLD的IO做输入使用 为什么默认为高？
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CPLD的IO做输入使用 为什么默认为高？

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choose521

该用户从未签到
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1#
发表于 2022-7-29 10:38 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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cpld的IO做输入使用 为什么默认为高？! \3 V4 g+ `* d1 A9 o4 `$ L

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oewqe

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2#
发表于 2022-7-29 11:10 | 只看该作者
默认的话，看看是不是可以在软件里面设置，我记得是可以设置上位或者下拉，还有浮空的
! E- c/ }: V$ `8 Y# i* o

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mqerew

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3#
发表于 2022-7-29 13:07 | 只看该作者
再看看别人是怎么说的
# l$ P' Q3 o; B* f+ g

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ESCAPE

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4#
发表于 2022-7-29 13:20 | 只看该作者
同问，求结果! Z* F: W6 r; A3 P/ J* \1 J

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