Xilinx 7系列FPGA的时钟资源架构详解

dragongfly

1.时钟资源架构概述
Xilinx 7系列FPGA时钟资源通过专用的全局和区域I/O和时钟资源管理符合复杂和简单的时钟要求。时钟管理块（CMT）提供时钟频率合成、减少偏移和抖动过滤等功能。非时钟资源，如本地布线，不推荐用于时钟功能。
' u7 {7 @# b4 X& [; s-全局时钟树允许同步模块时钟跨越整个FPGA器件。
* x3 U) [! ]9 Z9 q5 P1 @6 f-I/O时钟和区域时钟树允许最多为三个垂直相邻的时钟区域提供时钟。
% o1 e5 I$ \9 `* c5 ]& y-每个CMT包含一个混合模式时钟管理器（MMCM）和一个锁相环（PLL），位于I/O列旁边的CMT列中。

* b. f, c! G- C为了提供时钟，每个7系列器件被划分为时钟区域。
1 U/ G3 R! D; N! O-时钟区域的数量随器件大小而变化，从最小器件的一个时钟区域到最大器件中的24个时钟区域。
  x" j' G1 K9 t' F5 D' T' F- D5 T-时钟区域包括50个CLB和一个I/O bank（50个I/O）的区域中的所有同步模块（例如：CLB、I/O、串行收发器、DSP、块RAM、CMT），其中心有一个水平时钟行（HROW）。
-每个时钟区域从HROW向上和向下跨越25个CLB，并水平跨越器件的每一侧。

( A: C2 e" h% V0 i2 u+ U1.2 时钟布线资源概述
每个I/O bank包含支持时钟的输入引脚，将用户时钟带到7系列FPGA时钟路由资源上。与专用时钟缓冲器一起，时钟输入管脚将用户时钟引入到：
-器件相同上/下半部分的全局时钟线
/ \. s& O" W" o-相同I/O Bank和垂直相邻的I/O Bank的时钟线
-相同时钟区域和垂直相邻的时钟区域的区域时钟线
-同一时钟区域内的CMT和有限制的情况下的垂直相邻的时钟区域

' b! X0 l6 [$ e6 k2 H每个7系列器件有32条全局时钟线，可以对整个器件中的所有时序资源进行时钟控制和提供控制信号。全局时钟缓冲器（BUFGCTRL，在本用户指南中被简化为BUFG）驱动全局时钟线，用于访问全局时钟线。每个时钟区域可以使用时钟区域中的12条水平时钟线来支持多达12条全局时钟线。

1.3 CMT 概述
每个7系列FPGA最多有24个CMTs，每个CMT由一个MMCM和一个PLL组成。MMCMs和PLL用作频率合成器，用于非常宽的频率范围，用作外部或内部时钟的抖动滤波器，以及低偏移时钟。PLL包含MMCM功能的一个子集。7系列FPGA时钟输入连接允许多个资源向MMCM和PLL提供参考时钟。
8 `+ D1 K0 k( ?- D. ?' U7系列FPGA MMCMs具有任意方向的无限精细相移能力，可用于动态相移模式。MMCMs在反馈路径或一个输出路径中也有一个小数计数器，使得频率合成能力能够进一步细化。
LogiCORE™ IP时钟向导可用于帮助利用MMCMs和PLL在7系列FPGA设计中创建时钟网络。图形用户界面用于采集时钟网络参数。计时向导选择适当的CMT资源，并以最佳方式配置CMT资源和关联的时钟路由资源。

2. 7系列FPGA时钟与6系列FPGA的区别
7系列FPGA时钟具有与Virtex-6 FPGA类似的结构，并支持许多相同的功能。但是，不同的时钟组件及其功能存在一些架构差异和修改。与Spartan-6 FPGA相比，它在结构和功能上都有一些显著的变化。一些Spartan-6 FPGA时钟原语不再可用，取而代之的是更强大、更简单的结构。

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STGing

不错哦，学习学习，\(^o^)/~

Crash

FPGA（Field Programmable Gate Array）是在PAL （可编程阵列逻辑）、GAL（通用阵列逻辑）等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。