FPGA编写Verilog HDL语言时的管脚定义问题

aid4her

（1）NET "W_R" LOC = "T20"；
（2）NET "W_R" LOC = T20；
7 C' e0 W( y+ ^4 ]8 a% v; c两句定义中后面的管脚存在双引号的差异，二者到底有什么区别，分别在什么情况下使用？
7 c; G+ K9 F$ |, y* ]% H+ C2 M
5 P8 L2 J* r0 x5 g& e0 s( T
% \& \! s1 B7 E4 S. E7 j

R_myself

你可以看一下ISE Constraints Guide里的LOC Syntax for FPGA Devices部分
! p' @, U; \- U& A- i, C  ^第一个是verilog文件里的location约束语法
第二个是ucf文件里的location约束语法
功能上没有区别 但不建议在verilog文件里使用约束

fuu65iwi

verilog hdl （hard description language)是硬件描述语言的一种，用于数字电子系统设计，该语言允许设计者进行各种级别的逻辑设计，进行数字逻辑系统的仿真验证、时序分析、逻辑综合。