Xilinx 7系列FPGA收发器架构十二：RX结构/检查器/解码器介绍

dragongfly

本文我们继续介绍7系列FPGA收发器架构的RX部分内容：
1、RX时钟输出控制结构
+ e9 d4 b& B$ }: X8 h2、RX PRBS检查器
3 V* l, W4 D5 g. A9 G3、RX 8B/10B解码器

1.RX时钟输出控制结构
1.1 RX输出时钟结构概述
RX时钟分频器控制模块包括两个主要组件：串行时钟分频器和并行时钟分频器及其选择器控制。该RX时钟输出控制结构详细框图如图1所示。
( d( R9 q- x% x/ Z& Q

在图1中注意：
1.RXOUTCLKPCS和RXOUTCLKFABRIC为冗余时钟输出。RXOUTCLK推荐用于FPGA逻辑设计。
) B- }  P+ v1 X# k/ Q, I; e2.REFCLK_CTRL选项由软件自动控制，无需用户选择。用户只能使用IBUFDS_GTE2O输出端口或者ODIV2端口通过CMT或者BUFH，BUFG送入FPGA逻辑。
3.IBUFDS_GTE2是一个冗余时钟输出，它增加了时钟设计的灵活性。
4.每个GTX/GTH收发器的RX部分只有一个CPLL锁相环，QPLL输出时钟也可以用于GTX/GTH的RX接收部分。
5./4或者/5分频器由
GTXE2_Channel/GTHE2_CHANNEL原句的RX_DATA_WIDTH属性控制。当RX_DATA_WIDTH = 16，32或者64时，选择/4分频器；当RX_DATA_WIDTH = 20，40或者80时，选择/5分频器。
6./2或者/4分频器由
3 {7 K* l8 k4 h3 k! }GTXE2_CHANNEL/GTHE2_CHANNEL原句的RX_INT_DATAWIDTH属性控制。当RX_INT_DATAWIDTH= 0时（2字节内部数据路径），选择/2分频器；当RX_INT_DATAWIDTH= 1时（4字节内部数据路径），选择/4分频器。
( Q% f# h: M2 n3 d
1.2 串行时钟分频器
1 y; W) _# K& s4 s每个发送器的PMA模块有一个D分频器用来分频来自PLL的时钟，以产生所需的线速率时钟。该D分频器可以设置为用于固定线速率的静态配置或者用于变化线速率的动态配置。图2显示了RX PLL D分频器输出配置。


- m3 l9 B+ m1 q0 b$ x- D: O1.3 并行时钟分频器和选择器
- }* R+ e- s: k来自RX时钟输出模块的并行时钟可以用于FPGA逻辑设计，推荐RXOUTCLK用于FPGA内部逻辑设计，该时钟输出延迟可控。也可以将MGT管脚MGTREFCLK时钟直接输到FPGA内部作为逻辑时钟。
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& \5 z* X; n8 a+ M# V2 L; o更多详细内容请下载附件查看
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big_gun

感觉很厉害厉害，
( U6 \) s! ?0 P3 n! a学习学习

名字好听吗

见识见识，学习学习