Xilinx 7系列FPGA收发器架构九：TX时钟输出控制及驱动器结构

dragongfly

通过本文可以学习以下内容：
, W% w& o. |3 Q2 S& @-TX时钟输出控制结构
" @( l3 K9 n6 b# B$ r- _3 ?3 H5 N-TX配置驱动器结构
  {: Y$ b5 G2 n9 h" N2 m1 n
; }( R) _7 a4 ~( [1.TX时钟输出控制结构
& n- X( w4 \  C. b* q3 t1.1概述
) E" Z( r1 U  h& w0 l3 ^# TTX时钟分频器控制模块有两个主要的组件：串行时钟分频器控制模块和并行时钟分频器及选择器控制。图1给出了时钟分频器和选择器详细的结构。
3 v9 U% [: P, D$ r- J

在图1中，注意一下几点：
( {/ x  M+ R1 a4 ?: R8 n1.TXOUTCLKPCS和TXOUTCLKFABRIC是冗余输出。TXOUTCLK时钟一般用于FPGA内部逻辑设计。
1 ~  q# {8 F& k2.REF_CTRL选项由软件自动控制的，用户不可选择。用户只能使用使用IBUFDS_GTE2中的O或者ODIV2通过CMT、BUFH或者BUFG输出到FPGA逻辑资源。
3.IBUFDS_GTE2可以看做冗余时钟，增加了收发器时钟方案的灵活性。
/ h5 C" R( G  R5 }5 J4.CPLL在GTXE2_Channel/GTHE2_CHANNEL中只有一个。来自GTXE2_COMMON/GTH2_COMMON的QPLL可以用于收发器通道（之前文章有详细介绍）。
) B: k# f% W5 t5./2或者/4分频器模块由GTXE2_CHANNEL/GTHE2_CHANNEL的TX_INT_DATAWIDTH属性控制。TX_INT_DATAWIDTH = 0时，/2用于收发器内部2字节数据路径；TX_INT_DATAWIDTH = 1时，/4用户收发器内部4字节数据路径。
6./4或者/5分频器模块由GTXE2_CHANNEL/GTHE2_CHANNEL的TX_DATA_WIDTH属性控制。TX_DATA_WIDTH = 16，32，64时，选择/4分频器；TX_DATA_WIDTH = 20，40，80时，选择/5分频器。
, ]* ?; O0 r2 V+ x
1.2 串行时钟分频器
每个发送器PMA模块有一个D分频器，用来将PLL时钟分频为较低的线速率要求的时钟。该分频器可以用于设置为固定线速率或者动态线速率。

1.3 并行时钟分频器和选择器
从TX时钟分频器模块输出的并行时钟可以用于FPGA逻辑时钟，Xilinx推荐的FPGA逻辑时钟为TXOUTCLK（该时钟应用方案在第（六）篇有介绍）或者使用MGTREFCLK管脚输入时钟直接作为FPGA逻辑资源时钟。
7 B" A  P& E7 q
) J1 n% t8 ]1 y9 u2.TX配置驱动器

GTX/GTH收发器的TX驱动器是一个高速电流模式差分输出缓冲器。为了最大信号完整性，它包括以下特性：
' [0 P3 C( P" w- H-差分电压控制
5 q, S# f: I7 ~1 |$ [, d-Pre-cursor和Post-cursor发送器预加重
-校准端接电阻
) H; i5 G; N' j6 e# l2 F
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