时钟的触发时序执行时间？

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最近在学习FPGA方面知识，对时钟触发有了了解，但有好多问题有些不明白。希望大虾解释
4 {: V# k2 H& R  \, |. v. ]如：
* x- o" }, D" t4 J. Y: calways(posedge CLK)
8 g+ u7 u7 D' m1 |begin
//执行任务块
end
' c$ f1 `- f1 i
% R7 H) D) |+ D0 B7 j! P/ ^8 x假如时钟的周期为50nS,占空比50%；所执行的任务块比较耗时间，超过50nS，而此时任务块尚未完全执行完，而新的触发又来到了。
9 ~8 u, E; I, m问题来了：此时是重新执行任务块，还是按照上次继续执行？
在设计中如何避免这种情况？
$ q7 c( I+ F' u( m! k呵呵，初学者，不要见笑！

hfiwioq

always块内是顺序执行的，各个always块是并行的

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hfiwioq 发表于 2022-7-4 17:06
always块内是顺序执行的，各个always块是并行的

+ I4 p" o9 I9 w$ D& K; b谢谢楼上的解答，我的意思是在begin ......end里面，假如有采用阻塞的方式，综合时有100个门。实际中不可能门与门之间为零延迟，假设每个门延迟为1NS，时钟周期选50MHZ，那么他的周期为20NS。执行任务块内容时在执行到一半时，下一个触发脉冲来到了，这时会怎么样？

hfiwioq

首先，像你说的问题，用阻塞赋值可能产生竞争。根据你说的你可能是认为一个always块只在一次脉冲触发周期内完成的，在always快内是顺序执行的，下次触发到来就执行下一条，只要在器件允许的时钟频率范围内使用，不会出现执行不完一条指令的情况。