Xilinx 7系列FPGA收发器架构八：TX Buffer/TX PRBS的结构及使用

dragongfly

1.TX Buffer
# C! \- D4 v( _, Z; o) D1.1 TX Buffer结构介绍
9 y: ]( ^8 B+ A- Y: B/ I( y下图显示了TX Buffer处于收发器TX结构的位置。
9 i" q2 }2 k, u* T$ }% h; n- h: c2 }
GTX/GTH收发器TX数据路径内有两个内部并行时钟域用于PCS组件：PMA组件并行时钟XCLK时钟域和TXUSRCLK时钟域，如图1所示。为了正确发送数据，XCLK速率必须匹配TXUSRCLK速率，同时，这两个时钟域之间的相位误差必须解决。
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% S) R& b/ X* bGTX/GTH收发器提供两种方法解决XCLK和TXUSRCLK跨时钟域问题：
# A( `' Q/ D! l$ n# }9 j1 wTX Bufffer
+ A( Q- |( ^3 S6 f" j3 R5 o" b8 R1 {TX相位对齐电路
当TX Buffer旁路时，TX相位对齐电路被使用解决跨时钟域问题。也就是说，所有的TX数据路径必须要么使用TX Bufffer，要么使用TX相位对齐电路。图2给出了这两种方法在选取时的权衡。

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: {9 i0 u2 P  a* j/ H1.2 TX Buffer使用方法
3 U  z- K3 A6 @4 p( ^% v2 w! a当TXBUFSTATUS指示溢出时应该复位TX Buffer。GTTXRESET、TXPCSRESET或者GTX/GTH收发器内部产生的TX Buffer复位都可以复位TX Buffer。为了使能TX Buffer，需要设置以下选项：
TXBUF_EN = TRUE
TX_XCLK_SEL = TXOUT
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1.3 TX Buffer Bypass使用方法
旁路TX Buffer是7系列GTX/GTH收发器的高级特性，此时TX相位对齐电路用来实现XCLK和TXUSRCLK时钟域之间的相位差异，也可以实现TX延迟对齐调整。对于GTX收发器，这种调整可以自动或者手动，而GTH收发器必须由用户手动控制。图4显示了TX Buffer Bypass使用模式。
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jack_are

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架海梁心

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