Cadence Sigrity 路径

lookzoo8 · 发表于 2022-7-3 17:14

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个位大神，此画是别地方找到的。在cadence Sigrity怎么把这个功能调出来。谢谢

aarom · 发表于 2022-7-4 09:20

本帖最后由 aarom 于 2022-7-4 09:27 编辑

成組單信號阻抗落點誤差表??會有阻抗誤差我猜有二分面.
1.走線層面.
2.走線寬度和間距(尤其在BGA出線時.),

還沒玩到這裡. 但玩這要輸入完整疊構和各層材質電氣特性.

為什麼不玩, 在板廠用的膠厚度和材質能微調, 是板廠不能說的技術, 也是模擬只能玩假的, 白搞的原因.
(就像教授拿書本說理論, 但人家生產的專業, 是理論沒有的賺錢機密, 這就是教授沒開板廠的原因.)

mellifluous · 发表于 2022-7-4 09:20

请教大神，同问求答。

yangjinxing521 · 发表于 2022-7-4 09:41

结果里面的报告，点就是了。。。

dzkcool · 发表于 2022-7-4 10:59

右侧WorkFlow面板里面有

lookzoo8 · 发表于 2022-7-6 11:59

本帖最后由 lookzoo8 于 2022-7-6 13:45 编辑

dzkcool 发表于 2022-7-4 10:59
) I U+ ^( B8 v6 H( U1 ^( y0 R+ b0 {右侧WorkFlow面板里面有

你好，彷真结果出来，没有这个界面，软件版本是这个，Sigrity软件里面的那一块功能彷真

lookzoo8 · 发表于 2022-7-6 16:03

出来的不一样

lookzoo8 · 发表于 2022-7-6 16:05

yangjinxing521 发表于 2022-7-4 09:41
" @$ A6 i/ n3 r( B结果里面的报告，点就是了。。。

结果出来，点了没有。

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