CPLD中Verilog写的代码执行代码没有任何反应？

choose521 · 发表于 2022-6-29 13:32

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以下为我写的在cpld中运行的代码：其中Eint信号4个输入引脚直接与另一个ARM芯片引脚相连接，由ARM发相应控制信号。

执行结果：当我信号变为Eint=4'b0001，输出的Led灯没有任何变化。请问是什么原因？？谢谢
module LED(Clk,Led,Eint);

input Clk;
input [3:0] Eint;
output Led;

reg Led=1'b0;

parameter idle=3'b001, start=3'b010, stop=3'b100;

reg [2:0] State=idle;

always @(posedge Clk)
begin
case(State)
idle:
begin
if(Eint==4'b0001)
begin
State=start;
Led=1'b1; //调试点
end
else
begin
State=idle;
end
end
start:
begin
if(Eint==4'b0000)
begin
State=stop;
Led=1'b0; //调试点
end
else
begin
State=start;
//Led<=1'b1; //调试点
end
end
stop:
begin
if(Eint==4'b1111)
begin
State=idle;
Led=1'b1;
end
else
State=stop;
end
/*
default:
begin
State=idle;
end
*/
endcase
end

endmodule

rergr · 发表于 2022-6-29 13:58

代码没问题，最好把default加上，要检查下Eint给的对不对；在idle状态led默认是亮的，看看led能不能亮

mqerew · 发表于 2022-6-29 14:28

时序逻辑最好用非阻塞赋值

代码风和状态机风格最好也能改一下

功能应该没有什么问题

和ARM互联要看一下接口电平是不是匹配，建议检查下CPLD是否正常工作，再检查下硬件电路和CPLD管脚分配。

ESCAPE · 发表于 2022-6-29 14:49

楼上说的很不错的

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