Xiinx 7系列FPGA收发器架构三：通道PLL(CPLL)/QPLL的结构及使用

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1.通道PLL（CPLL）结构及使用
; |, N( t  w" ~' DGTX/GTH收发器通道内部时钟架构如图1所示，可以看到收发器通道内部时钟主要分为CPLL、TX发送时钟分频器和RX接收时钟分频器三部分。TX时钟和RX时钟分频器允许收发器接收器和发送器操作在不同的线速率，使用不同的参考时钟输入。
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CPLL原理功能模块框图如图2所示。输入时钟在进入相位鉴相器前首先进行M倍分频。反馈分频器N1和N2决定了VCO倍频比例和CPLL输出频率。一个锁定指示器模块用于比较参考时钟和VCO反馈时钟频率以决定CPLL输出是否锁定。

$ @+ @3 j1 J# s: l# k8 Q) O( eCPLL输出频率如图3中式-1所示，式-2为FPGA收发器线速率（line rate），式中D为TX和RX模块分频器因子。
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2.QPLL结构及使用
QPLL为Quad内公共PLL，它可以支持的VCO最大频率比CPLL更大。当线速率大于6.6Gbps时，必须使用QPLL。QPLL的原理和CPLL操作方法很类似。下图显示了QPLL内部结构图。QPLL分频器因子如图：
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